如何看待 IBM 已开发出全球首个 2 nm芯片？这对芯片行业来说有什么重要的意义？ 第1页

首先澄清下几点：

IBM开发的含义

新闻报道的几nm芯片工艺包含几种不同情况，比如实验室做出器件，产线风险量产，大规模量产等等。

目前有能力生产10nm以下先进工艺芯片的只有台积电和三星，而投资一条最新5nm产线需要100亿美元。

由于IBM并没有10nm以下先进工艺晶圆厂，所以这里开发2nm技术的芯片是在IBM的Albany研究机构中心做出来的，而非大规模量产（有时候IBM做的SOI，器件基底， 用的一些材料等等细节区别就不说了，很多跟量产并不一样，性能提升表现也不同）。

芯片生产的单位是晶元（wafer），12英寸的晶元直径300mm，能切割出很多片芯片（die），取决于芯片的面积与工艺的良率。

由于先进工艺非常昂贵，所以良率决定了wafer的切割出的完好的die的数目，直接决定芯片的成本，非常重要，否则做一片亏一片。

因此一个工艺从实验室做出来，到大规模生产，需要漫长的良率爬坡过程。良率也是检验一个芯片代工厂工艺水准的重要指标之一。之前知乎有人提问：为什么台积电的16/20nm工艺到今天还在用，但是10nm工艺几乎在7nm工艺出现的瞬间就被淘汰了？

就是因为10nm初期良率不好，出样延迟，同年苹果A11和麒麟970也表现不佳，而采用了三星10nm工艺的骁龙835则是一代神U。后来台积电很快就转入到良率更好的7nm。

在业内只有良率达到一定程度，芯片大规模量产才能出货，最终变成产品送到消费者手中。所以历代工艺IBM的开发都早于台积电量产时间：

7nm：IBM 2015年开发，台积电2018年量产；

5nm：IBM 2017年开发，台积电2020年量产；

2nm：IBM 2021年开发，台积电量产预计2024年了。

2nm代号

这里的2nm并不是物理上的2nm，而是等效节点“Equivalent Nodes”，是表示从5nm，3nm工艺演进而来的下一代工艺的“代号”。

芯片工艺的nm原本是指MOS管的最小沟道长度，也就是栅极最小长度，但沟道太短会因为短沟道效导致器件漏电剧增。所以16/14nm开始就采用了鳍式场效应（FinFET）晶体管，从最左边的平面结构变成中间的立体结构，接触面积增大漏电减少。发明FinFET的正是梁孟松的老师加州大学伯克利分校的胡正明教授。

原本平面结构时代，每一代工艺的cell边长缩短到0.7X，那么整体面积就是0.7*0.7=0.49，大概密度翻倍。如果工艺改进不足一代，就按照中间节点half node命名，大体面积缩小遵循0.7X。但是转入立体结构后，栅极长度不再是实际沟道长度了，只是表示上一代的密度演进：

粗糙理解写作：

16/14nm*0.7=10nm；

10nm*0.7=7nm；

7nm*0.7=5nm；

5nm*0.7=3nm；

3nm*0.7=2nm；

台积电工艺路线图和密度如下：

三星工艺路线：

三星工艺节点密度：

三星先进工艺Std Cells示意图，多晶硅栅的最小中心距(CPP)及金属的最小中心距（MMP）在HD，uHD，HP的尺寸：

台积电和三星的2nm进度

目前官方消息，台积电和三星均已经量产5nm，台积电已经量产改进版5nm工艺N5P，A15首发预计秋季到来。

2021年底，台积电4nm风险量产，全新节点3nm风险量产。

2022年，台积电量产4nm工艺。4nm与5nm兼容，可以移植，主要是扩大EUV使用范围，降低成本。苹果或联发科首发。

2022年下半年，量产3nm工艺，苹果A16首发。晶体管密度提高：SRAM为1.2倍，逻辑为1.7倍。

至于2nm节点，2020年台媒就报道过台积电在2nm研发有重大突破，已成功找到路径，将切入环绕式栅极 (gate-all-around，GAA)技术。官方说开发环型FET（GAAFET）2nm CMOS节点正在顺利进行中，预计最早要到2024了。

而三星已决定在3nm导入GAA技术，2nm没有进一步消息。台积电的3nm工艺进一步增加EUV层，继续使用FinFET，不需要全新IP和EDA工具，这成为对三星基于GAA的3nm的直接竞争优势，到时候三星的良率就是竞争关键点了。

其实如果TSMC 3nm用5T做的话（还是FinFET），Density就将达到300MTr/mm2左右。这次IBM的330MTr/mm2的密度是用三层GAA做的：

未来2nm乃至进一步的1nm世代量产是否顺利大概看以下几个关键点：

高数值孔径（0.55NA）EUV光刻机进度（imec，ASML）；

新的EDA工具开发（Synopsys，Cadence，Mentor）；

器件nanosheets，Forksheets良率（TSMC，Samsung）

High-NA EUV光刻

2021年2月SPIE高级光刻会议上，ASML PPT给了深紫外线（DUV）和极紫外线（EUV）曝光系统的最新信息：

EUV系统要输出CO2激光，把液滴生成器生成的锡滴打碎，产生EUV光，再导向焦点，通过多次反射收集，效率很低，因而光源功率一直是个大问题。最早能用的标准0.33数值孔径（NA）NXE：3400B是250W，用于三星和台积电用于7nm和5nm以及三星1z DRAM生产。

现在是改进的NXE：3400C，而新的NXE：3600D预计2021晚些时候开始发货，采用模块化容器，减少更换液滴收集器时间，提高吞吐量。

2022或更晚才交付的是0.55NA的高NA系统，EXE：5000系统和EXE：5200。

当前的0.33NA系统一次曝光大约30nm的间距，EUV层都是单次的。2022些时候台积电的3nm工艺应该就有EUV多重曝光了，之前imec路线图给出的是3nm和2nm的是EUV的SADP或SALELE，1.5nm之后才引入高数值孔径（High NA）EUV，但具体取决于ASML和各大Fab具体导入的考虑，包括时间、成本。

不过High NA EUV虽然对于EUV SADP来说很必要，又进一步提高光源功率，但价格必然更贵，还有多少客户用得起也是个问题。

器件细节就不详细说了，之前有IEDM的文章很详细：

一些参考文章：

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