中央处理器（CPU）内部电路连起来有多长？ 第1页

本科学生，以前没注意过这个问题，根据以前实验的印象答一下吧。本人水平并不高，可能偏差极大，仅供参考。

一个等效50亿管的cpu，假设内部都是基本的CMOS门和一些稍复杂的latch什么的，均为1-4输入，平均2.5个输入，就算每个基本单元5根管，那一共就是10亿基本单元

芯片的制程，也就是光刻的精度，一般都认为现在intel是14nm工艺，amd用tsmc的7nm工艺，但其实这个数是有水分的，具体水分多大我也不太清楚，但是我们先按实际精度15nm算，基础元件要用到这个精度的部分就是MOSFET的沟道宽度，这里上一张图，拉扎维《模拟CMOS集成电路设计》的25页。

因为现在在家，手上书什么的比较少，只能找到这个图了。这就是一个基本元件cell，它有三条沟道，就是那个细长的长方形，沟道的宽度就是制程的精度，比如15nm，根据这个比例，我们大概能估计出来这个cell的面积约为100nm*200nm，但这个cell只能等效3管，我们刚刚假设所有cell平均等效5管，所以还要再把面积放大一些，假设就是150nm*200nm。

这是我以前上实验课时设计的一个芯片，0.18um制程，第一张图边长1mm，去掉四周的io，核心区域边长0.7mm，但我们先把它想象成15nm制程的。不断放大到第四张图，这一屏里应该大约有10-20个cell，因为时间有点久了我也记不太清了，先算12个吧。

一个cell的输入输出一般4-8个，也就是最多可以接4-8根线，但由于cell的一些输出是用不到的，所以并不会都接上线，就算每个cell接4根线吧，感觉和图里的情况对的上。

图里那些比旁边颜色更饱和更亮的正方形可能就是连到cell的输入输出了，但也可能只是想转弯换一层金属层。这里要说一下，芯片中不只一层金属连线，我上边这个图里就是6层，2横2纵2电源，算比较低端的。横纵的意思是一般每一层都只有一个方向的连线，或纵向或横向，金属导线想要转弯就要换一层金属，想换一层就要打孔，显示出来就是那个正方形。硅在金属层下面，所以想要连到硅器件也需要打孔到硅表面。

cell并不能密铺硅片表面，实际上cell周围空出来的安全距离还是挺大的，没有图了，根据我的记忆估计cell占的面积大约有1/2-1/4，就先按1/3算了。

那么开始计算了，如果这是实际15nm无水分的制程，这一屏上有12个cell的话，这一屏的面积大约为150nm*200nm*12*3=1080000nm²≈1um²。考虑到现在50亿管10亿cell的芯片面积一般为50-200mm²，算下来是差不多的，误差不到1个数量级，那我们有理由相信我上边的假设没太大问题(即使我水平不行，只实操过一次后端设计)。

那屏幕上一共1um²的面积，按照显示的长宽比例估计一下，0.8um*1.25um吧，再按这个估计一下屏幕上这6层线加起来有多长，懒得仔细算了，估计一下算显示的高度的100倍，80um。

那么如果每平方微米上有80um长的导线，那100mm²的cpu上的导线有多长呢？

80um*(100mm²/1um²)=80um*10^8=8km。

说实话算出这结果我看着自己都不太敢相信，如果有明显的错误希望大佬指出。