如何看待英特尔宣布暂停7nm、5nm制程相关技术研发，寻求台积电代加工？ 第1页

从双方的披露可以看到，TSMC除了负责Xe-HPG GPU和Xe-HPC计算卡之外，双方又扩大合作…，还会为Intel生产Atom和Xeon处理器。

简要的解读一下：原因1 - 大约自Y16开始作为入门级的Atom就交付TSMC代工，以便排开当时紧张的14nm产能，Atom硬核IP也早已授权给TSMC（为了不同产线做后道工艺的修改）；原因2 - 是因为Intel当年在同一个时间点提出了如下3个前沿工艺并全部要导入10nm产线，结果失败了，那么严重制约了产能，如今不得不选择代工应急；这三个技术分别是：

- a. SAQP, TSMC从2-3-4走了3年多，Intel直接从SADP(2次曝光)跳升SAQP(4次曝光)，跳劈叉了。

- b. COAG, 把pitch长度缩短提高集成度，金属接触就对不齐了，良率跳水。

- c. 钴代铜银，扑街 ：）

- 以及还有一个原因是EUV的ROI，同样产量情况下，流水线占地面积大四倍，想象一下clean room每天要过滤的空气体积吧。光刻机+4倍厂房扩建投入，已经是负经济效益了；厂房成本影响很大…，所以Samsung和SK无论如何也不搞1z(10nm)以后的节点了，EUV能拖就拖，大家省capex才有年终奖可以拿，否则，3-5年的基建分摊搞到大家要饭去了。

另外，再多说一下钴代铜的失败，虽说Intel已经把与晶栅极接触的钨金属层替换成钴金属层，10nm工艺的M0和M1也彻底更换成了钴，但随着良率跳水，钴互联的产线所剩无几，钴材就主要做interposer了；

Intel当年技改钴材产线是期望自产工艺能一步打通到3nm甚至更微缩的节点，解决铜和钨难以继续微缩的临界尺寸问题，尤其是栅极导线(包括通孔导线)成为FinFet结构的主要瓶颈了(漏电/隧穿)，当年雄心勃勃希望在10nm节点的部分互连层上导入钴材…尤其在最底部两个层导入，预期是5X-10X电子迁移率改善…另外再降低2X的通路电阻；但说来话长，钴互联实际电阻率好像加大了不止1倍吧？好像还得再去换薄壁材料降阻值，所以现在钴用途就主要做中介层了。

如今10nm跳票了5年/6年，上面提到的3项牛技术，合在一起反而把良率搞到零%去了。其实当下30nm MMP铜互连完全可以满足10nm-7nm节点的要求，但INTC战略预期更长…于是冒进的改了整个产线，重新投资换了大量机台和电化学设备…另外，所谓Capacity planning也一贯是以年计的，如今选择代工显然要比旧设备上线会有更快的稳定供需。