如何评价 AMD 6 月 1 日发布的 3D Chiplets （3D V-Cache）技术？ 第1页

仅讨论一下AMD本次发布会中的3D Stacking；

3D stacking难点是TSV的延时，垂直过孔的材料最难，连接方式也有焊料/非焊料区分，物理尺寸、性能都有影响；当然同质的简单一点，异构更难【logic跟memory还不算难度最大的，毕竟是在同一时钟下跑...】

AMD的垂直堆叠是用到3D Fabric，应该是TSV了，传统总线做不到signal integrity，而TSV就是材料、工艺的大比武了。

AMD Chiplets的3D Fabric，连同SRAM一起3D stacking；这些cache是跑在CPU等速度上的，性能霸道，单个die上面堆砌这么多cache，就是好大一摊了，良率是挑战的。此外回应一个评论，这样的构造也并不意味着可以更多集成协处理DSA，这是没必要的，加速电路除了时钟同步，认为是异步的，多数时候相对比CPU慢，故没必要。

BTW：还有评论说 “未来CPU大/小核设计是主流，那么3D stacking意味着一堆垂直方向布局的小核的协处理围着转，共用一组SRAM"。这样讲是不准确的，big little不应该公用，L3也许可以，但是待解决的问题更多，fabric性能要求极高；而cache意义在于OOO，little执行的简单任务，顺序执行多的话，大cache帮不上，反而会拖累性能；换句话说，3D的意义是优化IPC，有益堆核，核数少的话，指令预取也没有多大容量需求，但AMD特点是堆核，就对SRAM要求高了，3D Fabric其中一个使命就是保障缓存一致性。所以是共享的L3，超大，超多核～