如何将 MOSFET 的概念及基础物理原理浅显易懂的教给没有相关基础的人群？ 第1页

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我们的回答包含如下内容：

• MOSFET击穿电压
• 导通电阻
• 跨导
• 阈值电压
• 二极管正向电压
• 功率耗散
• 动态特性
• 栅极电荷
• dv/dt 能力

尽管分立式功率MOSFET的几何结构，电压和电流电平与超大规模集成电路（VLSI）设备采用的设计方式有极大的不同，它仍然采用了与VLSI电路类似的半导体加工工艺。金属氧化物半导体场效应晶体管(MOSFET)从70年代的初级场效应晶体管发展而来。图1描述了MOSFET的器件原理图，传输特性和器件符号。双极结型晶体管（BJT)自身的局限性驱动了功率MOSFET的发明，直到最近几十年，BJT才成为功率电子应用的可选器件。

虽然无法精确地界定功率器件的工作范围，但是我们大致将功率器件称之为任何可在大于等于1A电流切换的器件。双极功率晶体管是一个电流控制的器件。使用BJT时，需要大量的基极驱动电流（相当于1/5的集电极电流）保持器件处于导通状态。

不仅如此，还需要更高的反向基极驱动电流以便快速关断。虽然BJT具有非常先进的生产工艺和较低的成本，但是这两点局限性仍然使它的基极驱动电路设计比功率MOSFET更加复杂更加昂贵。

BJT的另外一个局限性在于它的电子和空穴都产生传导。具有更长载流子寿命空穴的出现使得BJT的开关速度比相同尺寸和相同额定电压的功率MOSFET慢几倍。此外，热失控也是BJT的短板。由于它的正向压降随着温度的上升而下降，因此在多个器件并联时，会导致电流流向一个器件。而功率MOSFET是无少数载流子注入的多数载流子元件。在高频应用中，对开关功率耗散要求严格时，它比双极结型晶体管（BJT）更具优势。此外，它还能同时承受高电流和高电压的应用，不会因为二次击穿遭受破坏性的损坏。由于功率MOSFET的正向压降随着温度的上升而上升，可以确保电流均匀的分配到所有的器件，因此功率MOSFET可并联。

然而，当击穿电压高时（>200V），功率MOSFET的通态压降比相同尺寸和相同额定电压的双极器件更高。这个时候，使用双极功率晶体管就更具优势，即便它的高频性能较差。图2中标明了功率MOSFET和双极结型晶体管BJT各自的电压限值和电流限值。随着时间的推移，新材料，结构和工艺技术的出现可以扩大限值范围。

图3是n沟道功率MOSFET的原理图，图4显示了n沟道功率MOSFET里寄生元件。当两个相邻体二极管的耗尽区宽扩大到漂移区，且漏电压上升时，在两个体二极管之间形成寄生结型场效应晶体管JFET限制电流。寄生型BJT使得器件容易被意外开启并过早损坏。仔细设计源极区下的掺杂和间距，确保基极电阻RB的值最小。如图3所示，有多个与功率MOSFET相关的寄生电容。

CGS是源极和沟道区与多晶硅栅极重叠而产生的电容，它与施加的电压无关。CGD包含了两部分，第一部分是多晶硅栅极和JFET区域底部的硅片重叠产生的电容。第二部分是直接位于栅极下方的耗尽区产生的电容。CGD与电压呈非线性函数关系。与体二极管（body-drift diode）有关的电容CDS，与漏源偏压的平方根成倒数关系。当前共有2种不同的功率MOSFET设计，平面设计和沟槽设计。图3采用了平面设计。图5显示了2种不同的沟槽功率MOSFET设计。相比平面设计的MOSFET，沟槽工艺设计的器件单元密度更高，但是却更难生产。

击穿电压

击穿电压BVDSS 是反向偏压的体二极管（body-drift diode）被击穿，且雪崩倍增引发大量的电流在源极和漏极之间流动时的电压，此时栅极和源极之间短路。图6显示了功率MOSFET的电流和电压特征。一般漏电流在250μA时测量BVDSS。当漏极电压低于BVDSS且栅极上没有偏压时，在栅极板下表层不形成沟道，且漏极电压全部由反向偏压的体漂移p-n结承受。器件设计不良或处理不好会出现两种现象：晶体管穿通现象（Punch-through）和击穿现象（Reach-through）。当体漂移p-n结源极一侧的耗尽区在漏极电压低于器件的额定雪崩电压期间扩散到源极区时，发生晶体管穿通现象。晶体管穿通现象（Punch-through）在源极和漏极之间形成了一道电流通路，并产生了软击穿。有关软击穿的特性，请见图7。IDSS 表示源极和漏极之间的漏电流。RDS(on) 需要更短的沟道，而为了避免晶体管穿通则需要更长的沟道，应权衡这两者的优劣，并做出选择。

当体漂移p-n结漂移一侧的耗尽区在外延层内发生雪崩之前扩散到外延层衬底层时，发生击穿现象（reach-through）。一旦耗尽区边沿进入到高载流子浓度的衬底，漏极电压进一步升高，并导致电场迅速达到临界值2x105 V/cm ，从而发生雪崩。

导通电阻

如图8所示，一个功率MOSFET的导通电阻包含了多个元件的电阻：

其中：

• Rsource =源极扩散电阻
• Rch =沟道电阻
• RA =积累层电阻
• RJ =JFET晶体管的电阻
• RD = 漂移区电阻
• Rsub =衬底电阻

衬底电阻高达20mΩ-cm的晶圆用于高压器件，低于5mΩ-cm的晶圆用于低压器件。

Rwcml =连接引线总电阻，源极和漏极金属层与硅片接触面的接触电阻，金属层产生的电阻和引脚框架产生的电阻。在高压器件中，这些电阻都很小，一般将它们忽略；但在低压器件中，这些电阻就显得很大。

图9显示了在电压谱内，每个元件的电阻在RDS(on)值内所占的权重。从图中可以看出，在高电压时，RDS(on) 绝大部分是epi外延层电阻和JFET晶体管电阻。其原因是在epi外延层，电阻较高或者是载流子浓度较低。在较低的电压时，RDS(on) 绝大部分是沟道电阻，及金属层和半导体接触面的接触电阻，金属层电阻，连接引线电阻和引脚框架电阻。在击穿电压较低的设备，衬底电阻会更大。

跨导

跨导gfs是衡量漏极电流对栅源偏压变化是否灵敏度的一种方法。该参数保证工作在恒流控制状态时，Ids变化与Vgs变化的比例关系。跨导与栅极宽度有关，它随着单元密度的增大而增大，且增大速度与有源区成比例。单元密度不断增大，1980年约为50万/平方英尺，而在平面结构的MOSFET中约为800万/平方英尺，在沟槽设计的MOSFET则约为1200万/平方英尺。光刻工艺控制和分辨率限制了单元密度的进一步增大。其中，分辨率指硅片与源极金属层接触面位于单元中心时的分辨率。

此外，跨导还与沟道长度有关。较短的沟道对跨导gfs和导通电阻都产生积极作用，但更容易发生晶体管穿通。沟道长度的下限值取决于控制双向扩散工艺的能力，在现今约为1-2mm。栅极氧化物越薄，跨导gfs越高。

阈值电压

阈值电压Vth，指使多晶硅下方的半导体表面强力“反转”并在源漏区之间形成导电沟道所需的最小栅极偏压。一般漏源电流在250μA时测量Vth值。栅极氧化层较厚的高压设备，它的阈值电压Vth一般为2-4V；栅极氧化层较薄的低压、逻辑兼容型设备，它的阈值电压Vth一般为1-2V。随着功率MOSFET越来越多地用于便携式电子设备和无线通讯，而电池的成本又非常高，因此市场愈来愈青睐具有更低导通电阻RDS(on)和阈值电压Vth的MOSFET。

二极管正向电压

二极管正向电压VF是在规定的源电流下，产生的体二极管的最大正向压降。图10描述了p－n结分别在Tj ＝25 ℃ 和Tj ＝150 ℃时，该二极管典型的电流－电压（I-V）特性。由于金属层与p型硅之间的接触电阻大于它与n型硅之间的接触电阻，因此P沟道MOSFET正向电压VF更高。

一般，高压产品 (>100V)的最大正向电压值为1.6V，低压产品(<100V)的最大正向电压值为1.0V。

功率耗散

在表面温度为25℃时，使晶圆温度上升到最高允许值所允许的最大功率耗散非常重要。功率耗散Pd的计算公式如下：

Tjmax =器件p－n结最高允许温度（一般是150℃ 或175℃）

RthJC=器件结到壳的热阻。

动态特性

当MOSFET用作开关时，它的基本功能是通过栅极电压来控制漏极电流。图11(a) 描述了功率MOSFET的传输特性，图11(b)是分析MOSFET的开关性能时通常使用的等效电路模型。

器件的开关性能取决于在电容上建立电压变化所需的时间。RG 是栅极的分布电阻，它的值与有源区约成反比。LS 和 LD 是源极和漏极引线电感，约为几十 nH大小。电路设计者使用数据手册中给定的输入电容 (Ciss)，输出电容(Coss)和反向转移电容(Crss) 典型值作为确定电路元件值的起始值。数据手册中的电容与等效电路电容的关系如下：

Ciss = CGS + CGD, CDS shorted

Crss = CGD

Coss = CDS + CGD

栅－漏电容CGD是栅－漏电压的非线性函数。由于它在电路的输出和输入间提供了一条反馈回路，因此它也是最重要的参数。CGD 使总动态输入电容大于总静态电容，因此它也被称之为米勒电容。

图12（a）是典型的开关时间测试电路。图12（b）描述了VGS和VDS 上升时间和下降时间波形。

导通延迟时间td(on)是开启漏极电流传导之前，给器件的输入电容充电所花费的时间。类似地，关断延迟时间td(off)是关断漏极电流传导之后，给输入电容放电所花费的时间。

栅极电荷

在比较不同厂家生产的2个器件的开关性能时，输入电容值虽然有用，但它们无法给出精确的结果。器件尺寸和跨导的影响进一步阻碍这一比较。从电路设计的角度来看，更有用的参数是栅极电荷，而非输入电容。绝大多数厂家在他们的数据手册上同时提供了这两个参数。图13描述了典型的栅极电荷波形，及其测试电路。

当栅极接至电源电压时，VGS 开始上升，当它上升到Vth时，漏极电流开始流通，且CGS电容开始充电。

在t1 到 t2这段时间内，CGS 持续充电，栅极电压继续上升，且漏极电流成比例上升。在t2时，CGS充满，漏极电流达到预设值ID，并保持恒定，同时漏极电压开始下降。从图13 MOSFET等效电路模型图可以看出，当CGS 在t2充满时，VGS 开始保持稳定不变，且驱动电流开始给米勒电容CGD充电。这个过程一直持续到t3。

由于t2到t3之间快速变化的漏电压（电流＝Cdv/dt)，因此米勒电容CGD的充电时间（从t2到t3）大于栅源电容CGS的充电时间（从t1到t2）。一旦电容CGS 和 CGD 都充满电，栅极电压(VGS)再次上升，直至在t4上升到电源电压。在t3时的栅极电荷(QGS + QGD) 是导通器件所需的绝对最小电荷。在良好的电路设计中会使用高于绝对最小值的栅极电压，因此，在计算时使用的栅极电荷为在t4时的QG值。

使用栅极电荷的优势是：因为Q = CV ， I = C dv/dt, Q = Time x current，所以设计者很容易计算出在所需的时间段内从驱动电路到导通器件所需的电流值。例如，对于一个栅极电荷为20nC的器件，如果有1mA的电流供应到栅极，那么该器件在20μsec内导通；如果栅极电流上升到 1A，那么该器件在20nsec 内导通。使用输入电容值连这些简单的计算都无法进行。

dv/dt 能力

二极管恢复峰值就是所允许的漏源电压最大上升率，即dv/dt能力。如果超出了这个上升率，那么栅源两端的电压可能会高于器件的阈值电压，从而使器件进入电流传导模式，并在一定的条件下发生灾难性故障。dv/dt可引发两种不同的导通机制。图14是功率MOSFET的等效电路模型，包括了寄生型双极结晶体管BJT。dv/dt引发的第一种导通机制通过栅漏电容CGD的反馈动作而生效。在器件的漏源两端发生电压斜升时，通过栅漏电容CGD的反馈动作，电流I1流经栅极电阻RG。RG 是电路总的栅极电阻，可通过下列公式计算出它的压降：

当栅极电压VGS 超出器件的阈值电压Vth时，器件被迫进入导通状态。可通过下列公式计算出该导通机制下的dv/dt能力：

很明显，Vth 低的器件更容易发生dv/dt导通。

在出现高温环境的应用中，Vth的负温度系数非常重要。为了避免dv/dt导通，同样需要仔细挑选栅极电路阻抗。

dv/dt在MOSFET管里引发的第二种导通机制通过寄生型双极结晶体管BJT而生效。图15描述了寄生型BJT。CDB是体二极管耗尽区延伸到漂移区相关的电容，它位于BJT基极和MOSFET漏极之间。

当电压波动出现在漏源两端时，该电容使电流I2变大而流经基极电阻RB。通过第一种导通机制进行类推，可通过下列公式计算出该机制下的dv/dt 能力：

如果基极电阻RB上的电压超出0.7V，那么基极－发射极结正向偏压，且寄生型BJT被导通。dv/dt高，且RB值大时，MOSFET的击穿电压被限制在不超出BJT的基极开路击穿电压。如果施加到基极电阻RB的漏电压大于基极开路击穿电压，MOSFET管发生雪崩，如果此时未从外部限制电流，MOSFET管可能被损坏。

要增加dv/dt能力，需要降低基极电阻RB。通过增加体二极管区的掺杂，并减少电流I2 聚集到源极金属层之前流经的横向距离，可降低RB。在第一种模式下，与BJT相关的dv/dt能力在温度较高时变差。这是因为随着温度上升， RB增大，而VBE 降低。

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参考资料

• "HEXFET Power MOSFET Designer's Manual - Application Notes and Reliability Data"
• "Modern Power Devices," B. Jayant Baliga
• "Physics of Semiconductor Devices," S. M. Sze
• "Power FETs and Their Applications," Edwin S. Oxner
• "Power MOSFETs - Theory and Applications," Duncan A. Grant and John Gower