多芯片互连技术(Chiplets)是否会压缩PCB行业的空间？ 第1页

PCB暂不会被SoC on Chiplet完全取代。虽然后者在功能集成度、器件布线距离、面积和能效比方面更为先进，且随着片上系统的应用需求越加丰富和复杂，片上多核MPSoC也会成为必然趋势，重要的是MPSoC上集成的IPcore数量也会在Y轴和Z轴方向延续摩尔定律的发展，只是有些核心技术的攻关包括NoC、大位宽I/O和材料配方改良以及降低产品成本方面仍需数年；但是当下来看，有些强调柔性和稳固性的场景比如车机，依旧不会允许Chiplets封装上车；事实是全世界车规都禁止Chiplets封装，即使大算力single die的yield%容易扑街、即使测试环节多几倍，但由于当下2D-2.5D封装通不过，依然没有通过车规的Chiplets封装案例；以TSMC CoWos为例，Chiplets两片不是焊接而是solder ball触点“压/粘”在一起…颠簸驾驶的工况承受不了；那么这样一来，比如300T+算力的大die，堆die就非常大了，板载的I/O吞吐量也就非常巨大，成本很高，工艺耗时，良率难控，十分考验PCB水平。未来随着应用场景的多样化也许会让PCB行业继续繁荣。

回到Chiplets应用场景及其掣肘的话题，对于2.5D/3D拼die的方案，现实中在AMD, Intel等大厂产品中已然普及，各家都有2.5D-3D封装的处理器，甚至EMIB/CoWos已经被某些Startup所采用和修改。不过目前Chiplets还是只为少数公司提供了竞争优势。这种延续摩尔定律的技术想要普及，面临技术方面的挑战，不仅包括物理电气工艺/构型、Interposer和导线材料、通信互连/I/O、Analog/Logic design rules、电源和信号控制等挑战，同时还面临着生态和制造端的挑战。

关于封装方案： 我们当下看到的方法有几种，比如MCM方法是集成并互连在封装基板上的多个标准ASIC组件、2.5D封装的方法是集成Si或中介层（有机材料掺杂）上的ASIC组件，包括通过中介层在两个或多个裸片之间的裸片到裸片连接。3D封装的方法是ASIC组件在Z轴维度上的堆叠和互连。对于商业化，从EDA提供商的角度应该有硬核IP、软核IP和Chiplet三种选择，第三种选择就是让Fabless将买到的hard core IP放在中介层上，层压或堆叠，再互连的过程。

关于成本驱动： 参考AMD发布过一个基于MCM成本的算式：以Chiplet方法设计EPYC处理器时，会需要比单一芯片多出10%的晶圆面积作为裸die之间(D2D)的I/O通讯/连接功能区块、冗余逻辑(redundant logic)以及其他附加功能；但最后，整个Chiplets形式处理器的芯片成本，比single-die处理器仍旧节省41%，且随着单个die尺寸和密度愈加放大，未来Chiplets yield%可以稳定超过single-die。

关于标准化普及： 当前主流厂商都建立了独门的标准并致力于普及行业：Nvidia的NVLink，AMD的Infinity-Fabric结构，QCom的Qlink，INTC的AIB等，都是独家专有接口标准；随着生态系统的不断发展，对标准的需求也不断提高，会有一部分标准影响到行业，比如DARPA领导的CHIPS项目也试图建立一个行业级标准，但过程会极度缓慢。

关于应用场景的掣肘，主观的总结几点：

1. Chiplets不能全行业标准，保持门派碎片，百家争鸣；有几家大厂送naked die给你封装？此外D2D+Z轴方向堆叠的拼接涉及标准太多，物理层工艺+PHY层如互连/缓存/信号控制等无法行业统一；
2. Chiplets原本是优化Single die PPAC+yield%的方案，TSMC CoWos这么贵，把30%-40%因分解拼接而节省的开销又填进去了；小团队的非冯专精设计反而可以多选，如GF+日月光+I/O自调优的方案；2D-2.5D成本需要降下来，但底层垫的那层硅片上要加SOI等奇异2D材料也不便宜；另外Z轴方向的一切都贵，比如HBM2；
3. 3D封装暂时不成熟，尤其对于GPU那种可变的大位宽走线要求（256bit起步）想象一下256个垂直TSV，垂直方向TSV是难点，延时大、信号不同步的风险很高；另外串口/并口的学术流派争议也有年份了吧；
4. 部分对于稳定/鲁棒性苛求的Edge场景，如车规，die间的solder ball工艺是不可靠的；
5. 现实的期待一下即将疯狂优化D2D水平间距的下一代AMD MCM；