华为两个14nm芯片叠加成7nm级别的芯片是怎么做到的?14*14的面积不是7*7的4倍吗?
我们来一步一步拆解这个过程，并且去掉一些AI写作的痕迹：
首先，我们要明白“7nm级别”这个说法是怎么来的。在芯片制造领域，纳米数字（比如7nm、14nm）通常指的是制程工艺节点，它代表了晶体管的栅极长度或者最小特征尺寸。这个数字越小，意味着晶体管可以做得越小，集成度就越高，性能越强，功耗也越低。所以，如果你直接把两颗14nm的芯片并排放置，它们依然是14nm的晶体管，并没有神奇地变成7nm的晶体管尺寸。
那华为是怎么做到的呢？关键在于它使用了先进的封装技术，特别是Chiplet（芯粒）的策略。
1. Chiplet（芯粒）策略的引入：
你可以把一颗复杂的处理器想象成一个大型的、高度集成的“超级芯片”。传统的做法是将所有功能（CPU核心、GPU核心、I/O接口、内存控制器等等）都集成在一块硅片上，这叫做Monolithic（单片）设计。这种设计优点是通信速度快，因为所有组件都在同一块芯片上。
但是，随着工艺节点越来越精细，制造大面积、高良率的单片芯片变得越来越困难，成本也极高。如果某个功能模块出现缺陷，整个昂贵的芯片就报废了。
Chiplet策略的出现，就是为了解决这个问题。它的核心思想是：将一个复杂的处理器拆分成若干个独立的小型处理器模块，也就是Chiplet。 每个Chiplet可以根据其功能和对工艺精度的要求，选择最适合的制造工艺来生产。然后，再通过先进的封装技术将这些Chiplet“组合”起来，形成一个功能强大的整体。
2. 为什么选择14nm Chiplet？
华为在这方面可能采取了一种“混搭”的策略。简单来说，就是把对工艺精度要求特别高、对成本控制也比较敏感的关键计算核心（比如一些高性能的CPU核心或GPU核心），用更先进的工艺制造（比如前面提到的7nm或更先进的工艺）。而那些对性能要求相对不那么极致，但又需要大规模制造的功能模块（比如一些I/O控制器、基础的逻辑单元等），则可以采用成熟、成本更低的14nm工艺来制造。
这样一来，华为并没有把两个14nm芯片直接堆叠。 它的做法更像是：
将一个整体的计算任务，分解成不同的部分。
这些部分分别由不同工艺节点生产的Chiplet来完成。
然后，用先进的封装技术将这些Chiplet紧密地整合在一起。
3. 先进封装技术的作用：
这里才是实现“7nm级别”性能和功耗的关键。华为可能采用了类似于2.5D封装的技术。你可以想象一下：
基板（Interposer）： 在这些Chiplet之间，会有一个中间层，通常是一个高密度的互连层，叫做“Interposer”。这个Interposer就像一个高科技的“交通枢纽”，上面布满了非常精密的布线。
Chiplet的连接： 不同工艺节点（比如那个7nm的计算核心和那个14nm的功能模块）的Chiplet，会被高精度地放置在这个Interposer的上方，并且通过非常细小的、密集的连接线（称为“微凸点”，microbumps）与Interposer连接。
整体封装： 最后，整个组合体会被封装在一个外壳里。
这种封装的好处在于：
高带宽、低延迟的互连： Interposer上的布线比传统的引脚连接更加密集和短，这使得不同Chiplet之间的通信速度非常快，延迟非常低，几乎可以媲美同一块芯片上的通信。
缩小整体尺寸： 通过这种方式，可以将多个Chiplet紧密地集成在一起，虽然Chiplet本身是分开制造的，但最终封装在一起的整体尺寸可以做得比将所有功能都堆砌在一块大尺寸的单片芯片上要小，或者在同等尺寸下集成更多的功能。
良率提升与成本优化： 关键的、最先进的计算核心可以单独用最精密的工艺制造，即使良率不高，损失的成本也相对可控。而那些面积大、对工艺要求不高的模块，可以用成熟的14nm工艺大规模生产，大大降低整体成本并提高良率。
所以，说华为“两个14nm芯片叠加成7nm级别”是一种高度概括和简化的说法。
它更准确的描述应该是：华为通过将核心的计算功能采用先进工艺（可能就是7nm或类似工艺）制造，而将其他功能模块采用成熟且成本更低的14nm工艺制造，然后利用先进的2.5D封装技术（如通过高密度Interposer连接不同工艺的Chiplet），将这些模块高效地集成在一起，从而整体上实现了接近或达到7nm级别处理器的性能和功耗水平。
这样一来，你就可以理解为什么14nm的芯片叠在一起并不等于7nm的晶体管尺寸，而是通过“分而治之”的Chiplet策略和精密的封装技术，实现了“组合拳”的威力。这是一种对不同工艺节点优势的聪明利用，也是现代芯片设计和制造领域非常重要的发展方向。
网友意见
这个新闻是无知沸腾粉胡说八道。
但是，用14nm芯片的手机，可以比用7nm芯片的手机，运行更快，续航更强是可能的。
软件挖潜。
华为的鸿蒙名字，现在已经包含至少四个操作系统了。
其中，有一个linux核心的嵌入式操作系统，是可以发展成智能手机操作系统的。
按照华为的路线，安卓套壳版本的鸿蒙可以运行两套生态，一套安卓的，一套自己的。
而自己这套是可以跨到非安卓套壳版本鸿蒙的。
这套生态华为可以自己控制。
如果华为能限制鸿蒙版本APP的臃肿程度，强制低配置低耗电流畅运行才能上线。（要求四核2GHZ的A53运转如飞，其实就是要求今天的开发者把垃圾代码控制到2013年的水平。）
这样鸿蒙版本的APP，就可以比安卓版本快很多。
在华为14nm的手机上，也比其他品牌7nm的手机运行更快更省电。
等生态系统足够丰富，华为可以放弃安卓套皮版的鸿蒙，用自家linux核心不带AOSP的鸿蒙跑自家高效应用。
这就可以做到工艺落后，体验不差。
没有国产14nm，国产能28nm恐怕也行。
国产工艺90nm量产在5年内估计可以做到，乐观点65nm，45nm，去美化工艺也许可以28nm量产。
分辨率降低一点，软件效率再高一点也是可以用的。
骁龙8260是45nm工艺，当时安卓手机分辨率800*480，也能流畅。
解释这个问题要先搞明白摩尔定律，过去几十年，半导体性能的发展一直遵循摩尔定律
摩尔定律是英特尔创始人之一戈登•摩尔的经验之谈，其核心内容为：集成电路上可以容纳的晶体管数目在大约每经过18个月便会增加一倍。换言之，处理器的性能每隔两年翻一倍。
这个摩尔定律的根基就是半导体的制程，也就是这里说的14nm，7nm，目前市面上最先进的是5nm，明年台积电应该能推出3nm。这个制程的提升后面很难了，提升的效果也没那么明显了，所以很多人说摩尔定律要失效了。那后面怎么办？先进封装就是一个看好的路径。
一款芯片设计完成后要找FAB厂生产制造，然后封装测试。封测厂商有很多，但是现在说的先进封装跟传统封测不太一样，他更多的是集中在设计端，并不是简单的封装。现在IC design厂商也都在研究先进封装，当然包括海思，最积极的就是被制程困扰住的intel。
两个14nm叠加在一起能等效于7nm吗？肯定不能。但这也是没办法的办法，比如intel现在就在推Hybird bonding，这种技术并不是有些人说的胶水核，但是你指望他性能翻倍是极不现实的。双核CPU是单核CPU性能的两倍吗？明显到不了，这种效率更低，这种更像是片上的再整合，个人认为更适合异构的连接。
这项技术多厉害呢？intel推出了lakefield，你们也看到了，我就不多说了
而且这个成本很高，比如里面一个晶片的良率是90%，另一个是80%，他们弄在一起最高的良率也就72%，出问题还要全换
作为伪资深半导体民工，粗浅的来谈谈，有说的不对的地方，欢迎专业人士指出错误与不足。
文中提到的14nm+14nm应该指的是使用先进封装技术，在不改变芯片面积的前提下，实现晶体管的翻倍。
何为先进封装技术？传统封装技术大致是讲客户的晶圆进行切割后，将晶片贴合到底座上，再由金属线连接到引脚，最后注塑封装成为我们常见的芯片。
而先进封装技术通俗来讲就是在客户的晶圆上，直接将引脚“长”出来，然后与其他晶片进行物理焊接堆叠在一起后，再进行封装。这样做的好处就是大大缩小了元器件的面积（赵新华指出的错误），而且叠加后元器件的性能可以大幅提升。
而目前摩尔定律更新遇到了瓶颈，目前分两条技术路线：
1.对晶圆材料和工艺结构进行改变。
2.使用先进封装技术
理论上，把两块面积相同的，同样型号的芯片进行堆叠封装，的确是可以间接实现在面积不变当然前提下，晶体管数量翻倍。目前主流大厂也有这方面的研究
但就性能而言，绝对不是说14nm+14nm=7nm，这种说法是非常可笑的。
1.晶体管的制程未变，单个晶体管的体积并未缩小，功耗还是原来的功耗，堆叠封装后，功耗变成了*2，发热量也会翻倍；
2.因为只是在同等面积下晶体管数量翻倍，但堆叠封装后体积会变得更大，晶体管的集成度反而下降，这无疑是违反祖宗的规定。
3.芯片中的控制单元和运算单元势必要重新设计，由于是堆叠封装，本质上是由两个独立单元拼接而成，反而降低了可靠性。
4.由于功耗巨大，为了不让元件因为巨量的热量而烧毁，势必要降低性能，最后的成品，可能也就比单个14nm的芯片功能强一点点，完全和单个的7nm芯片不在一个等级。
综上所述，14nm+14nm≠7nm
这不是合成大西瓜。
PS:我主业方向是PECVD,ALD,PVD的装备，对工艺方面描述其实不是很准确，回答也是基于我日常工作的积累，有错误还请赐教。
算是个未来的从业人员（但是很菜，给泥电丢人了）...下面说的内容可能会有问题。
首先，华为那个专利，根本和那个kol胡咧咧的不是一个东西。
一、目前红蓝二厂的最新的封装技术。
intel的lakefield是在22nm上面叠10nm。再这个整体上面盖了两层存储。
amd联手台积电则是两颗/一颗7nm ccd加上12nm iod。之前在5900x魔改版整的狠活，是在ccd上叠了L3 cache。
intel的lakefield的技术展示是两颗最高功耗7w的低压soc，这两个东西是intel为了在超轻薄本/平板/电脑棒市场上面阻击arm。而intel的14nm+++已经被amd和台积电联手碾压了...
并且两家下一步都有升级制程的动向，12代酷睿大概率要升级10nm，zen4则要升级5nm。
二、3d nand...这玩意压根就不是封装工艺。
三、14nm+14nm可不可行...直说，可行，但也不可行。
可行是指，堆量是能提升性能的，密度不够，面积来凑...但是这个面积理想情况下至少是x4，不能是x2。
然而现实情况下就算不谈工艺问题，叠加带来的高功耗和散热压力会直接影响性能，所以做不到理想性能。
不可行是指，同为x86，打平5800x的11900k，这家伙的功耗已经来到了夸张的300w，发热量巨大。如果想要追上5950x的脚步，它至少也需要是颗12核的cpu吧。
就算在这种复杂逻辑芯片上同制程叠罗汉的技术攻克了，别的东西先不算，就只是用14nm工艺堆出个两层12核，这东西也会是颗功耗和发热量起飞的怪物。
按照图里这个沸腾型kol的说法，14+14叠加在功耗“还不错”的前提下追平7nm......
要么是关公战秦琼，我11900k性能暴打火龙888没什么问题吧？功耗？大家都在各自的地盘功耗爆炸，所以这也能说是旗鼓相当。这么对比14nm都能暴打三星5nm了...
但是如果在面积，平台等多方面都相当的前提下对比...一方面，上面也说了，面积相同，两层是不行的，就算是理想情况也得四层。另一方面就算是两层并且面积x2，这颗东西的功耗和发热无法保证。一颗11900k就已经300w了，在给它加一层，这东西就要变成烤箱了。
就算是成功开发出这种玄幻叠加技术，用在哪？
放手机上，这东西同性能只会比888更热，手机直接化身热的快，烧水煎蛋。
装台式机，装服务器，对面积不敏感，大可以多核交火，没必要为了一点面积去增加散热压力。
在别人的评论区发现了一个神兽的同类，不懂装懂还喜欢嘴硬。
9900k约等于3700x约等于10700k，所以14nm和7nm互有胜负。两个工艺的对比不需要限制产品代差和产品等级，比就完事了。
zol十分权威...
好家伙，这些营销号是真厉害，14+14＞7都能扯出来？
真就懂王了，全世界的半导体行业精英都没这个营销号懂，只有乌合麒麟懂他，所谓“千金易得，知音难求”，跪求营销号小编原地和乌合麒麟结婚吧。
说到底，这个14+14只不过是简单的芯片叠加而已，在相同面积下把两片14nm芯片叠加起来，当然比单层芯片性能强一点（大致是这个意思，具体操作会有不同）
问题来了，两片14nm芯片，消耗的可是两片芯片的功耗啊，试问哪款手机顶得住？
有人说了：原文也没说必须用手机上啊，用5G基站上不香吗？基站这么大，不用考虑体积和功耗。
但是！如果不用考虑体积和功耗，为啥不直接把芯片面积做成原来的二倍呢？为啥非得叠加？而且叠加之后散热更差了。
说白了这个叠加技术不能说毫无用处，是有那么一点点用处的，但绝对达不到14+14＞7的地步，鸡肋。
芯片本来就是这样，你体积做大了自然就性能更强，你说你想要一个超级超级厉害、比世界上所有芯片性能都强的芯片，能做出来吗？
当然能，你直接用5nm工艺把芯片做成整个珠穆朗玛这么大，自然性能天下第一，但又有什么意义呢？谁会闲得没事这么干？
一个最简单的悖论：如果14+14＞7
那么7+7＞3.5
5+5＞2.5
2.5+2.5＞1.25
所以，按照目前最高制程5nm来计算：
5+5+5+5＞1.25
科学界震动，爱因斯坦惊讶的都从地底下爬出来了，人类的希望来了！
芯片制程将不再有限制，量子隧穿效应不复存在了，我们可以将芯片制程这样一路等效下去，几乎能达到无穷小的尺寸！
愣着干嘛，沸腾起来啊！
12年半导体PDE CQE 曾在亚利桑那州为人类造芯的我 认为@钢铁咸肉 说的基本正确
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