3D 缓存版 AMD EPYC 处理器实测，性能提升约 12％，其中还有哪些值得关注的细节？
1. 3D VCache 的“秘密武器”：为什么能带来性能提升？
首先，我们要明白 3D VCache 的核心优势在于巨大的 L3 缓存容量。传统的处理器缓存是与 CPU 核心平面排列的，而 3D VCache 则通过堆叠技术，将额外的 L3 缓存芯片直接放置在 CPU 核心之上。简单来说，就是把原本分散在主板上的更多缓存“搬”到了离 CPU 核心更近的地方。
这样做的好处是显而易见的：
缩短数据访问延迟： CPU 核心需要访问数据时，通常会先查找 L1、L2 缓存，如果找不到，再去 L3 缓存，最后才是主内存。3D VCache 的加入，大大增加了命中 L3 缓存的概率。当数据存放在 3D VCache 中时，CPU 核心可以直接、快速地获取，减少了与主内存之间来回传递数据的等待时间。这种等待时间的减少，对于那些依赖大量数据访问的计算任务来说，就是直接的性能提升。
提高缓存命中率： 庞大的 L3 缓存意味着更多的数据和指令可以被缓存下来，这意味着 CPU 核心不需要频繁地从较慢的内存中读取数据。想象一下，你写代码需要查阅大量的参考资料，如果这些资料都摆在你眼前，你翻书的速度肯定比去图书馆借要快得多。3D VCache 就是“摆在你眼前”的那些资料。
对特定工作负载的“量身定制”： 并非所有应用程序都能从 3D VCache 中获得同等幅度的性能提升。那些数据密集型、对缓存敏感的工作负载，例如某些CAD/CAE 模拟、科学计算、数据库查询、以及游戏渲染等，更能充分发挥 3D VCache 的优势。这 12% 的性能提升，正是这些应用场景下真实反馈。对于那些主要依赖 CPU 计算能力、对缓存需求不高的任务，提升可能会不那么明显。
2. 12% 的性能提升，背后是怎样的技术协同？
虽然 3D VCache 是主角，但它的威力也离不开 AMD EPYC 平台其他优秀设计的支持：
Zen 架构的强大 IPC： AMD EPYC 处理器基于其强大的 Zen 架构，本身就拥有很高的指令每周期 (IPC) 性能。这意味着在同等频率下，AMD EPYC 核心能执行更多的指令。3D VCache 的加入，是在这个坚实基础上进一步提升了效率。
多核并行处理能力： EPYC 处理器以其海量核心数闻名。当众多核心同时运行时，对缓存的争夺也会更加激烈。3D VCache 的扩容，能够有效缓解核心间的缓存争夺问题，保证每个核心都能更顺畅地访问所需数据。
高速互联技术： AMD Infinity Fabric 作为 EPYC 处理器的“神经系统”，负责连接各个计算核心、缓存以及 I/O 控制器。3D VCache 的集成，也需要与 Infinity Fabric 紧密配合，确保数据能够高效地在新的缓存层级和核心之间流动。
3. 功耗和散热的权衡：这是“免费的午餐”吗？
引入如此巨大的缓存容量，难免会让人担心功耗和散热问题。毕竟，更多的晶体管意味着更多的电能消耗和热量产生。
功耗： 理论上，更多的缓存会增加功耗。但 AMD 在设计 3D VCache 时，也考虑到了能效比。通过更精细的电源管理和缓存访问控制，力求在提升性能的同时，将功耗的增长控制在可接受范围内。实测数据也表明，虽然可能存在一定的功耗增长，但性能提升的比例往往大于功耗的增长比例，这仍然是值得的。
散热： 缓存堆叠会增加处理器的高度和散热面积。这就需要更强的散热解决方案来应对。服务器厂商通常会配备更强大的散热器和风道设计，以确保搭载 3D VCache 的 EPYC 处理器能够稳定运行。这可能意味着服务器的散热成本会有所增加。
4. 软件生态和优化：让性能真正“跑起来”的关键
即使硬件再强大，如果软件不能充分利用，也是枉然。
操作系统和编译器优化： 现代操作系统和编译器能够识别和利用更复杂的硬件特性。对于 3D VCache，它们可以更智能地调度任务，将对缓存敏感的工作负载分配到能够充分利用其优势的核心上。
应用程序层面的优化： 对于那些对缓存敏感的特定应用程序，开发者可以通过调整算法、数据结构等方式，进一步优化其性能，以更好地契合 3D VCache 的特性。例如，优化内存访问模式，减少缓存失效的可能性。
5. 价格和定位：谁会是最大受益者？
3D VCache 技术的引入，毫无疑问会增加处理器的制造成本，从而反映在价格上。
成本效益分析： 对于那些能够从 12% 性能提升中获得显著收益的企业级用户，他们会发现相较于购买更多的普通服务器来达到相同的性能水平，选择搭载 3D VCache 的 EPYC 处理器可能更具成本效益。
市场定位： 这类处理器明显是面向那些对性能有极致追求的细分市场，比如高性能计算 (HPC)、深度学习训练、以及对延迟极其敏感的关键业务应用。
总结一下，除了那令人瞩目的 12% 性能提升，在 3D 缓存版 AMD EPYC 处理器实测背后，我们还能看到：
缓存技术革新带来的直接效益： 数据访问延迟的显著降低，是性能提升的根本原因。
AMD EPYC 平台整体架构的协同作用： 强大的 Zen 架构、多核设计和 Infinity Fabric 都为 3D VCache 的发挥提供了坚实基础。
功耗与散热的精密权衡： 在提升性能的同时，也在努力控制功耗增长和散热挑战。
软件生态的重要性： 操作系统、编译器以及应用程序的优化，是释放 3D VCache 全部潜力的关键。
面向特定场景的价值输出： 该技术并非“万金油”，而是为数据密集型、缓存敏感型工作负载量身打造的性能利器。
因此，这次的实测数据，不仅仅是数字上的提升，更是 AMD 在处理器架构设计上持续创新和对用户实际需求深度理解的体现。对于那些在算力竞争中追求极致的用户来说，3D 缓存版的 EPYC 处理器无疑提供了一个更具吸引力的选择。
网友意见
首先说一下，原文是Chips and Cheese的测试（传送门原文）。
针对这个测试，我也简单的转述和分析一下。
理论篇：缓存为什么有用？
无论是L1、L2，还是L3，他们本质都是现代计算机内存系统中的缓存，他们的功能是通过局部性原理，减少CPU-内存通讯的开销。这些缓存的工作原理是将未来最有可能被访问到的数据，提前从内存中取出暂存，这样当CPU需要访问或者修改的时候，如果数据正好在缓存中，就不必再访问内存。
其实引入缓存其实会降低“CPU到内存”这条通路的性能的。原本访问内存是“CPU-内存”，现在可能是“CPU-缓存-内存”），增加了缓存这个站点，访问路径边长必然会增加CPU到内存的访问开销，更何况还要维护一致性。
但是这对于计算机来说完全不是问题，得益于局部性原理，只要保证引入缓存在总体上的开销小于不引入的开销就可以。
比如说原本“CPU-内存”访问是100ns，引入了缓存后这个“CPU-内存”的访问延长到了120ns，并且“CPU-缓存”的时间是20ns，那么如果保证有90%的时间数据可以直接在缓存中命中，那么（这个例子仅供参考，简化了很多）平均访问的时间期望是：0.9*20+0.1*120=18+12=30，对比原来减少70%的时间。
所以可以很明显的看到，缓存提升性能的重点就在于这个命中率和访问时间的期望。
假设我们刚刚那个例子中，命中率是90%是在缓存大小是64MB的情况下达到的，那么如果我们将缓存提升到128MB且其它不变时，命中率可以提升到95%，那么平均访问期望就是： 0.95*20+0.05*120=19+6=25，减少了1/6的时间。
但是每一类程序需要的缓存大小是不一样的，假设对于另外一个缓存敏感程序中，原本64MB的缓存下命中率只有50%（0.5*20+0.5*120=10+60=70），而128MB下命中提升到70%（0.7*20+0.3*120=14+35=49），那么加缓存的提升就比刚刚的那个例子影响要大。
相应的，对于一个缓存不敏感的程序，假设64MB下命中率已经99%（0.99*20+0.01*120=19.8+1.2=21），那么引入128MB后命中率不可能突破100%，访问期望不可能低于20，自然也就不可能获得大的性能提升。
而且上面这个例子还做了一个理想假设，就是增加缓存后并不会增加访问延迟。但现实情况下，因为使用缓存是一个查询操作，缓存越大则搜索空间越大，要保持同样访问延迟的难度越大。对于AMD Zen这种外挂L3的方案，增加L3基本就意味着访问开销会增加，大缓存反而可能带来访问时间倒退。
比如说，对于刚刚缓存不敏感的程序，64MB翻倍到128MB后缓存操作开销提升1ns，命中率达到99.5%， 其它不变，那么128MB下的访问期望是：（0.995*21+0.005*120=20.9+0.6=21.5），其实比64MB下性能还要差。
另外，缓存是会浪费电的，对于EPYC这种TDP限定的处理器，缓存变大就会挤占其它部分的功耗分配，降低总的运行频率，进一步限制性能。
所以，加大缓存并不能一味的提升性能，特别是当缓存本身已经足够大的情况下。总体而言，对于一个技术时代的产品，缓存只有最合适的大小一说，越大越好这个说法不会一直成立。
因此不用看评测我们就能猜测，对于EPYC 而言，加大缓存不一定代表着【普遍意义】上的性能提升，3D缓存的价值在于那些需要频繁访问内存且命中率还不足的程序中。
测试篇：一起看看EPYC 3D缓存版
下面我们结合Chips and Cheese（下文简称CAC）的测试来验证下上面的理论。
首先，CAC测试了缓存延迟周期，这个是忽略了单核心频率影响的绝对数值，更适合来看这个影响。可以看到加入了3D缓存后，Zen3的L3访问延迟增加了大约3个周期，但是显著降低了访问空间较大时的延迟。
我这里就不放延迟时间的图了，因为AMD的频率策略会干扰测试（单核跑不满TDP，有操作空间），这里AMD应该给了3D Vache版更高的单核频率（虽然参数表上一样），会造成错觉。
如果对比Intel的Icelake SP，大致也会看到缓存大小和缓存延迟的博弈，Icelake的L1更大，但是延迟周期也高了1ns：
除了访问延迟以外，吞吐（带宽）也是缓存系统的一个重要指标。从CAC的测试来看，加入了3D-VCache后，单核心访问L3的带宽提升了25%（依然是每个周期内的数字，忽略了频率影响），
不过情况到了多核访问（1个CCD）时就不一样了，加上了缓存以后，L3的带宽更低了（降低了12.5%），只是说持续的命中时间更长了。而且因为3D VCache的功耗因素，还导致了整体的降频，连带L1 L2的实际访问带宽更低了（下图2是实际带宽），L3则是降低了大约15%，完美的展现了副作用。
最后再来看看和Intel的对比把，Intel的L1 L2缓存带宽那可谓一颗赛艇，不过L3就萎靡了，其实看看Intel的Mesh就知道这个L3带宽上不去的。
最后做一个总结：以上的则是只是对内存系统的测试，实际的程序并不一直在访问内存系统，上述的性能提升不能代表整体的性能提升。
实际性能
对于实际性能的测试，因为加入了缓存挤占了功耗，这里的测试里可能缓存版的测试实际频率会更低，但是正好可以反映缓存的开销和利益权衡后的结果。
总结下，OpenSSL 实际性能提升7.6%，Gem5编译实际性能提升12.5%，X264编码提升5%，7Zip提升5%，Y-Cruncher慢了1.5%。 所以实际的性能提升在8%附近，考虑到可能的频率倒退，那么这几个测试里的IPC可能大概10%附近吧。
因为这个测试选择不太全，这里的性能数据和IPC数据并不太适用于所有场景，也不太合适正式的说IPC到底提升了多少。这几个测试不算太缓存不敏感，普遍都有提升，但也普遍不算太吃缓存的（吃的可以看AMD PPT)。
但是总的来说，CAC的测试里你可以看到增加缓存带来了一部分场景的性能提升，也带来了一部分场景的性能倒退，也算是印证了理论部分。
偷偷说一句，3D VCache的Milan X对于Intel Xeon也还算是精准差异化竞争，Intel上了Mesh后，Xeon L3的性能是死穴，3D VCache做到了有效打击。
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