多芯片互连技术(Chiplets)是否会压缩PCB行业的空间？
Chiplets 的核心逻辑：打破单颗芯片的桎梏
要理解Chiplets对PCB的影响，我们首先要明白Chiplets是怎么回事。传统上，我们看到的CPU、GPU等高性能芯片，都是将所有功能集成在一个硅片上（Monolithic Chip）。这种方式虽然强大，但随着功能集成度的提高，良率会急剧下降，成本也随之飙升，同时还会面临功耗和散热的挑战。
Chiplets技术则是一种“分而治之”的策略。它将一个复杂的系统（比如一个高性能的处理器）分解成多个独立的、功能单一的小芯片（Chiplet），然后通过先进的封装技术将这些Chiplets互联起来，形成一个整体的模块。这些Chiplets可以来自不同的代工厂，采用不同的制程技术，甚至使用不同的材料。
Chiplets 对PCB行业带来的“压力”与“机遇”
Chiplets的出现，直接影响了PCB行业的需求和技术走向，主要体现在以下几个方面：
1. 对PCB板级集成度的挑战与提升：
更精密的互连需求： Chiplets之间的通信路径远比单颗芯片内部的信号路径更短、更快，这就对Chiplets互连层（Interposer，如果使用的话）和PCB之间的连接提出了极高的要求。传统的PCB制造工艺可能难以满足Chiplets之间微小的间距和极高的信号完整性要求。
更复杂的PCB设计： 为了容纳和连接更多的Chiplets，PCB的布局会变得更加复杂，布线密度会大幅提升。这就需要PCB制造商具备更高层数的堆叠能力、更精细的线路（line width/space）和过孔（via）技术，例如微过孔（microvias）、埋盲过孔（buried/blind vias）以及堆叠过孔（stacked vias）。
对PCB材料的新要求： 随着信号速度的提升和频率的增加，传统的PCB介质材料可能出现信号损耗过大的问题。Chiplets的应用会推动对低损耗、高频、低介电常数（low Dk）和低介电损耗（low Df）的新型PCB材料的需求，例如PTFE、LCP等。
热管理的新挑战： 多个高性能Chiplets集成在一起，意味着单位面积上的功耗密度会显著增加。PCB需要承担更重要的散热任务，这可能需要采用更先进的导热材料、热陷阱（thermal traps）、热过孔（thermal vias）或结合其他散热方案。
2. 新的技术和产品形态的出现：
先进封装基板（Advanced Packaging Substrates）： Chiplets的互连往往需要依赖先进的封装技术，比如2.5D封装（使用硅中介层或扇出型晶圆级封装技术）和3D封装（垂直堆叠）。而这些先进封装本身就需要高性能的基板（Substrate）来连接Chiplets和外部PCB。这些基板的制造工艺比传统PCB更为复杂，精度要求更高，例如需要使用非常精密的埋入式铜图案、更小的互连间距和更薄的层厚。这为一些具备高端PCB制造能力的企业提供了新的增长点，但也对现有PCB制造商提出了转型升级的要求。
“基板即封装”（Substrateasapackage）的概念： 某些情况下，Chiplets的封装基板本身可能就承担了一部分PCB的功能，或者说，封装基板的集成度越来越高，模糊了传统PCB和封装基板的界限。
对传统PCB的“挤压”： 如果一个复杂的计算系统完全通过Chiplets及其先进封装来实现，那么它可能只需要一个相对简单的“载板”（carrier board）来连接外部接口和供电，而不再需要一个高度复杂的、集成了大量元器件的传统PCB。在某些极端情况下，这可能会减少对传统多层高密度互连（HDI）PCB的需求。
3. 商业模式的转变与合作：
代工厂的议价能力： Chiplets的出现使得不同功能的Chiplets可以由不同的供应商提供，甚至由不同的代工厂生产。这增加了系统的灵活性，但也对PCB制造商在供应链管理和协同设计方面提出了更高的要求。
设计与制造的分离： Chiplets的模式可能进一步推动IC设计公司专注于核心IP和Chiplet的设计，而将封装和系统集成交给专门的封装和测试（OSAT）厂商以及PCB制造商。这为那些能够提供Chiplets互连解决方案的PCB企业带来了机遇。
高端PCB制造商的优势凸显： 能够掌握高密度、多层、低损耗材料、微过孔、先进封装基板等技术的PCB制造商，将在这场变革中占据有利位置。相反，那些技术实力相对薄弱、产品线单一的PCB企业，则可能面临被边缘化的风险。
总结：是“转型”而非简单的“压缩”
与其说Chiplets会“压缩”PCB行业的空间，不如说它正在“重塑”和“升级”PCB行业。
低端和中低端PCB市场： 确实可能因为Chiplets的高度集成而被部分替代，需求量可能相对减少。
高端PCB市场： 尤其是那些能够提供高性能、高密度、低损耗材料、先进封装基板的PCB制造商，将迎来巨大的发展机遇。Chiplets的发展越快，对这些高端PCB的需求就越旺盛。
Chiplets技术带来的不是PCB行业的消失，而是对PCB行业提出了更高的技术要求和发展方向。PCB制造商需要积极拥抱新的技术趋势，加大研发投入，掌握先进制造工艺，并与IC设计公司、封装厂商建立更紧密的合作关系，才能在这场由Chiplets驱动的半导体产业变革中找到自己的定位并实现可持续发展。
可以说，Chiplets正在加速PCB行业的“马太效应”，技术实力强、转型快的企业将获得更大的市场份额，而那些停滞不前的企业则可能面临被淘汰的命运。这是一个挑战与机遇并存的时代，PCB行业正经历一场深刻的转型。
网友意见
PCB暂不会被SoC on Chiplet完全取代。虽然后者在功能集成度、器件布线距离、面积和能效比方面更为先进，且随着片上系统的应用需求越加丰富和复杂，片上多核MPSoC也会成为必然趋势，重要的是MPSoC上集成的IPcore数量也会在Y轴和Z轴方向延续摩尔定律的发展，只是有些核心技术的攻关包括NoC、大位宽I/O和材料配方改良以及降低产品成本方面仍需数年；但是当下来看，有些强调柔性和稳固性的场景比如车机，依旧不会允许Chiplets封装上车；事实是全世界车规都禁止Chiplets封装，即使大算力single die的yield%容易扑街、即使测试环节多几倍，但由于当下2D-2.5D封装通不过，依然没有通过车规的Chiplets封装案例；以TSMC CoWos为例，Chiplets两片不是焊接而是solder ball触点“压/粘”在一起…颠簸驾驶的工况承受不了；那么这样一来，比如300T+算力的大die，堆die就非常大了，板载的I/O吞吐量也就非常巨大，成本很高，工艺耗时，良率难控，十分考验PCB水平。未来随着应用场景的多样化也许会让PCB行业继续繁荣。
回到Chiplets应用场景及其掣肘的话题，对于2.5D/3D拼die的方案，现实中在AMD, Intel等大厂产品中已然普及，各家都有2.5D-3D封装的处理器，甚至EMIB/CoWos已经被某些Startup所采用和修改。不过目前Chiplets还是只为少数公司提供了竞争优势。这种延续摩尔定律的技术想要普及，面临技术方面的挑战，不仅包括物理电气工艺/构型、Interposer和导线材料、通信互连/I/O、Analog/Logic design rules、电源和信号控制等挑战，同时还面临着生态和制造端的挑战。
关于封装方案： 我们当下看到的方法有几种，比如MCM方法是集成并互连在封装基板上的多个标准ASIC组件、2.5D封装的方法是集成Si或中介层（有机材料掺杂）上的ASIC组件，包括通过中介层在两个或多个裸片之间的裸片到裸片连接。3D封装的方法是ASIC组件在Z轴维度上的堆叠和互连。对于商业化，从EDA提供商的角度应该有硬核IP、软核IP和Chiplet三种选择，第三种选择就是让Fabless将买到的hard core IP放在中介层上，层压或堆叠，再互连的过程。
关于成本驱动： 参考AMD发布过一个基于MCM成本的算式：以Chiplet方法设计EPYC处理器时，会需要比单一芯片多出10%的晶圆面积作为裸die之间(D2D)的I/O通讯/连接功能区块、冗余逻辑(redundant logic)以及其他附加功能；但最后，整个Chiplets形式处理器的芯片成本，比single-die处理器仍旧节省41%，且随着单个die尺寸和密度愈加放大，未来Chiplets yield%可以稳定超过single-die。
关于标准化普及： 当前主流厂商都建立了独门的标准并致力于普及行业：Nvidia的NVLink，AMD的Infinity-Fabric结构，QCom的Qlink，INTC的AIB等，都是独家专有接口标准；随着生态系统的不断发展，对标准的需求也不断提高，会有一部分标准影响到行业，比如DARPA领导的CHIPS项目也试图建立一个行业级标准，但过程会极度缓慢。
关于应用场景的掣肘，主观的总结几点：
- Chiplets不能全行业标准，保持门派碎片，百家争鸣；有几家大厂送naked die给你封装？此外D2D+Z轴方向堆叠的拼接涉及标准太多，物理层工艺+PHY层如互连/缓存/信号控制等无法行业统一；
- Chiplets原本是优化Single die PPAC+yield%的方案，TSMC CoWos这么贵，把30%-40%因分解拼接而节省的开销又填进去了；小团队的非冯专精设计反而可以多选，如GF+日月光+I/O自调优的方案；2D-2.5D成本需要降下来，但底层垫的那层硅片上要加SOI等奇异2D材料也不便宜；另外Z轴方向的一切都贵，比如HBM2；
- 3D封装暂时不成熟，尤其对于GPU那种可变的大位宽走线要求（256bit起步）想象一下256个垂直TSV，垂直方向TSV是难点，延时大、信号不同步的风险很高；另外串口/并口的学术流派争议也有年份了吧；
- 部分对于稳定/鲁棒性苛求的Edge场景，如车规，die间的solder ball工艺是不可靠的；
- 现实的期待一下即将疯狂优化D2D水平间距的下一代AMD MCM；
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