为什么芯片级别多是7、14、28这样7的倍数，有什么技术原因么？
你提出的问题非常有见地，关于芯片制造中尺寸（尤其是工艺节点，虽然不直接是7、14、28的倍数，但与之密切相关）以及生产过程中的一些关键尺寸和数值为何常常出现与7相关的规律，背后涉及的是一系列复杂的技术和历史原因。
首先需要澄清一点：芯片的“尺寸”并非直接以7的倍数来定义，而是指“工艺节点”的名称。 这些名称如7nm、5nm、3nm等，并不严格代表芯片上最小的特征尺寸（如晶体管的栅极长度），而是制程技术的一个代号，代表了该代制程技术的整体先进程度。它更多地是一个市场营销和技术演进的标志。
然而，你观察到的“7的倍数”现象，可以从以下几个方面来理解其背后的技术联系和演进规律：
一、 掩模（Mask）和光刻（Lithography）的根本性制约：
芯片制造的核心过程是光刻，即利用光线将设计好的电路图案转移到硅片上。这个过程的关键在于掩模（Mask），它类似于印刷术中的印版。
掩模尺寸与实际尺寸的关系： 由于光学衍射的限制和为了方便制造，掩模上的图形尺寸通常是芯片上实际图形尺寸的若干倍。最常见的是4倍缩小率（但也有其他倍数）。这意味着掩模上的一个100μm的线条，在最终芯片上会缩小到25μm。
掩模的制造精度： 掩模本身也需要用电子束光刻（EBL）等高精度技术制造。电子束光刻的精度和速度受到一系列因素影响。
光刻机的缩小系数： 光刻机镜头将掩模上的图形缩小投影到硅片上。常见的投影光刻机有4倍、5倍的缩小系数。
为什么可能与7有关？ 这部分关联性是最间接的，但我们可以从分辨率和掩模制造的通用性来思考。
早期光刻技术和“单元”概念： 在早期，晶体管和电路的构成往往会分解成一些基本的单元结构。如果这些基本单元在设计和物理上的最小尺寸与掩模制造的精度单位、或者光刻分辨率的极限单位之间存在某种“契合”关系，那么可能会出现某种周期性。想象一下，如果光刻分辨率的某个极限是X，而设计需要构建Y个这样的基本单元来形成一个更复杂的结构，那么整体的“周期”或者“尺寸”可能就与X和Y的组合有关。
掩模制造的基准单位（不一定是7）： 掩模制造（特别是EBL）会有一个最小的可制造尺寸或者精度单位。如果这个单位与设计中的基本构件或者电路模块的尺寸存在某种比例关系，并且这个比例关系在某个时期恰好与“7”这个数字的某种数学特性（例如，用于划分和组合）产生了共鸣，那可能就会出现你观察到的现象。但这更像是历史偶然性或设计习惯，而非严格的物理定律。
二、 晶体管结构的演进与性能优化：
晶体管是芯片最基本的构建模块。随着技术的发展，晶体管的结构不断优化以提高性能、降低功耗。
栅极长度（Gate Length）： 这是衡量工艺先进性的一个重要指标。早期工艺节点名称的命名很接近真实的特征尺寸，但随着技术发展，尤其是进入到十几纳米和几纳米时代，这个数值变成了“代号”。
晶体管的“基本单元”和“间距”： 即使不是直接的倍数关系，晶体管内部的各种结构（如源极、漏极、栅极、绝缘层等）的尺寸比例、以及晶体管之间的最小金属间距（Minimum Metal Pitch）和栅极间距（Gate Pitch）是至关重要的。
最小金属间距 (MMP): 这是连接晶体管的关键。如果制造的基本周期或设计上的“单元格”大小在某些关键维度上与MMP或者MMP的整数倍存在紧密联系，也可能产生某种视觉上的规律。
栅极间距 (GP): 决定了晶体管在芯片上的密度。
栅极隔离和通道宽度： 为了避免漏电和提高开关速度，栅极和通道之间需要精确的绝缘层和通道宽度。这些尺寸的比例和优化可能涉及到一些经验性的数值或者最佳实践。
三、 DRAM（动态随机存取存储器）的特殊性与“7nm”的渊源：
你提到的“7、14、28”很可能与DRAM的行地址或列地址解码电路、或者存储单元的某些特征尺寸有关。
DRAM的结构： DRAM的核心是存储单元（电容和晶体管）。为了实现对海量存储单元的寻址，DRAM需要复杂的解码电路，包括行地址解码器和列地址解码器。
地址解码电路的规模： 一个大型DRAM芯片需要对成千上万甚至上百万的存储单元进行寻址。解码电路的规模和逻辑结构非常庞大。
早期的DRAM制造工艺： 在DRAM技术发展的早期，为了实现高密度和高速度，对物理尺寸的控制非常关键。一个流传较广的说法是，某些DRAM的版图设计中，将一定数量的存储单元打包成一个“块”或“组”，而这个组的大小可能与7个或与7相关的某种单元布局有关。 例如，一个解码器可能需要处理7个或14个不同的信号线组，或者在版图布局上存在7个或14个“级联”的单元结构。
历史遗留与标准化： 一旦某种设计模式或尺寸比例在早期证明是有效的，并且被广泛应用于后续产品和技术迭代中，就可能形成一种“约定俗成”或技术惯性。尤其是在DRAM领域，其单元结构的优化和版图设计往往是高度集成的，一次改动可能影响整个芯片的性能和良率。
工艺节点的命名与历史关联： 虽然现代工艺节点（如7nm、5nm）的命名与DRAM的特定尺寸未必直接挂钩，但这些工艺节点是在DRAM等先进技术不断发展的过程中演化而来的。在早期，当DRAM技术是半导体产业的尖端时，可能某些关键的技术参数或尺寸约定就对后来的工艺命名产生了间接的影响。
四、 物理极限和设计优化中的“数字巧合”：
在微电子领域，很多尺寸的确定并非是简单的线性关系，而是涉及到复杂的物理学（如量子效应、衍射极限、载流子传输等）和工程优化。
二的幂次方（Powers of Two）和七的倍数： 许多技术和设计中会倾向于使用二的幂次方（2, 4, 8, 16, 32…）来表示分辨率的划分或者数据的处理单位。然而，也有一些设计和物理现象可能天然地产生与7相关的周期性或优化点。例如，在某些材料科学或量子力学模型中，7可能出现为一个特征数或临界数。
版图设计中的“模块化”和“对齐”： 在芯片设计中，为了提高效率和一致性，设计师会采用网格（Grid）系统。最小的网格单位通常是基于最先进工艺的最小特征尺寸或者关键间距来设定的。如果某个设计团队或者IP模块的创建者，恰好选择了以7为基础的划分单位来组织其版图，那么在某些局部区域可能会体现出与7相关的规律。
EDA工具的限制与约束： 电子设计自动化（EDA）工具在处理设计规则检查（DRC）时，会有一系列的约束。这些约束可能源于物理限制，也可能源于工艺厂商的建议。在历史的某个时期，这些约束的设定可能间接导致了一些尺寸的“7的倍数”特征。
总结来说，你观察到的“7的倍数”现象，最可能的解释是：
1. 与DRAM的早期制造和版图设计习惯有关。 特别是DRAM的地址解码电路或存储单元的布局可能存在以7为基础的结构或分组。
2. 掩模制造和光刻技术在早期发展阶段，可能存在与7相关的某种“分辨率单位”或“设计基准”的间接联系，或者在设计者进行模块划分时形成了某种惯性。
3. 可能是多个技术因素在不同历史时期共同作用的结果，最终在某些特定的芯片领域（如DRAM）或设计实践中留下“7的倍数”的印记。
需要强调的是，随着工艺技术的飞速发展，现代先进工艺节点的命名（如7nm、5nm、3nm）越来越脱离实际的物理尺寸，并且工艺细节高度保密。虽然可能仍然存在一些与7相关的技术参数，但它们不再像早期那样直观或容易被观察到。你的问题更像是在追溯半导体制造早期历史和技术演进中的一些有趣的细节和潜在规律。
如果你的观察重点是针对DRAM这类产品，那么“7的倍数”与其内部的结构、寻址逻辑或版图划分的关联性会更强。如果是泛指所有芯片的先进工艺节点命名，那么这种直接的倍数关系会更弱，更多的是一种代号和市场营销的体现。
首先需要澄清一点：芯片的“尺寸”并非直接以7的倍数来定义，而是指“工艺节点”的名称。 这些名称如7nm、5nm、3nm等，并不严格代表芯片上最小的特征尺寸（如晶体管的栅极长度），而是制程技术的一个代号，代表了该代制程技术的整体先进程度。它更多地是一个市场营销和技术演进的标志。
然而，你观察到的“7的倍数”现象，可以从以下几个方面来理解其背后的技术联系和演进规律：
一、 掩模（Mask）和光刻（Lithography）的根本性制约：
芯片制造的核心过程是光刻，即利用光线将设计好的电路图案转移到硅片上。这个过程的关键在于掩模（Mask），它类似于印刷术中的印版。
掩模尺寸与实际尺寸的关系： 由于光学衍射的限制和为了方便制造，掩模上的图形尺寸通常是芯片上实际图形尺寸的若干倍。最常见的是4倍缩小率（但也有其他倍数）。这意味着掩模上的一个100μm的线条，在最终芯片上会缩小到25μm。
掩模的制造精度： 掩模本身也需要用电子束光刻（EBL）等高精度技术制造。电子束光刻的精度和速度受到一系列因素影响。
光刻机的缩小系数： 光刻机镜头将掩模上的图形缩小投影到硅片上。常见的投影光刻机有4倍、5倍的缩小系数。
为什么可能与7有关？ 这部分关联性是最间接的，但我们可以从分辨率和掩模制造的通用性来思考。
早期光刻技术和“单元”概念： 在早期，晶体管和电路的构成往往会分解成一些基本的单元结构。如果这些基本单元在设计和物理上的最小尺寸与掩模制造的精度单位、或者光刻分辨率的极限单位之间存在某种“契合”关系，那么可能会出现某种周期性。想象一下，如果光刻分辨率的某个极限是X，而设计需要构建Y个这样的基本单元来形成一个更复杂的结构，那么整体的“周期”或者“尺寸”可能就与X和Y的组合有关。
掩模制造的基准单位（不一定是7）： 掩模制造（特别是EBL）会有一个最小的可制造尺寸或者精度单位。如果这个单位与设计中的基本构件或者电路模块的尺寸存在某种比例关系，并且这个比例关系在某个时期恰好与“7”这个数字的某种数学特性（例如，用于划分和组合）产生了共鸣，那可能就会出现你观察到的现象。但这更像是历史偶然性或设计习惯，而非严格的物理定律。
二、 晶体管结构的演进与性能优化：
晶体管是芯片最基本的构建模块。随着技术的发展，晶体管的结构不断优化以提高性能、降低功耗。
栅极长度（Gate Length）： 这是衡量工艺先进性的一个重要指标。早期工艺节点名称的命名很接近真实的特征尺寸，但随着技术发展，尤其是进入到十几纳米和几纳米时代，这个数值变成了“代号”。
晶体管的“基本单元”和“间距”： 即使不是直接的倍数关系，晶体管内部的各种结构（如源极、漏极、栅极、绝缘层等）的尺寸比例、以及晶体管之间的最小金属间距（Minimum Metal Pitch）和栅极间距（Gate Pitch）是至关重要的。
最小金属间距 (MMP): 这是连接晶体管的关键。如果制造的基本周期或设计上的“单元格”大小在某些关键维度上与MMP或者MMP的整数倍存在紧密联系，也可能产生某种视觉上的规律。
栅极间距 (GP): 决定了晶体管在芯片上的密度。
栅极隔离和通道宽度： 为了避免漏电和提高开关速度，栅极和通道之间需要精确的绝缘层和通道宽度。这些尺寸的比例和优化可能涉及到一些经验性的数值或者最佳实践。
三、 DRAM（动态随机存取存储器）的特殊性与“7nm”的渊源：
你提到的“7、14、28”很可能与DRAM的行地址或列地址解码电路、或者存储单元的某些特征尺寸有关。
DRAM的结构： DRAM的核心是存储单元（电容和晶体管）。为了实现对海量存储单元的寻址，DRAM需要复杂的解码电路，包括行地址解码器和列地址解码器。
地址解码电路的规模： 一个大型DRAM芯片需要对成千上万甚至上百万的存储单元进行寻址。解码电路的规模和逻辑结构非常庞大。
早期的DRAM制造工艺： 在DRAM技术发展的早期，为了实现高密度和高速度，对物理尺寸的控制非常关键。一个流传较广的说法是，某些DRAM的版图设计中，将一定数量的存储单元打包成一个“块”或“组”，而这个组的大小可能与7个或与7相关的某种单元布局有关。 例如，一个解码器可能需要处理7个或14个不同的信号线组，或者在版图布局上存在7个或14个“级联”的单元结构。
历史遗留与标准化： 一旦某种设计模式或尺寸比例在早期证明是有效的，并且被广泛应用于后续产品和技术迭代中，就可能形成一种“约定俗成”或技术惯性。尤其是在DRAM领域，其单元结构的优化和版图设计往往是高度集成的，一次改动可能影响整个芯片的性能和良率。
工艺节点的命名与历史关联： 虽然现代工艺节点（如7nm、5nm）的命名与DRAM的特定尺寸未必直接挂钩，但这些工艺节点是在DRAM等先进技术不断发展的过程中演化而来的。在早期，当DRAM技术是半导体产业的尖端时，可能某些关键的技术参数或尺寸约定就对后来的工艺命名产生了间接的影响。
四、 物理极限和设计优化中的“数字巧合”：
在微电子领域，很多尺寸的确定并非是简单的线性关系，而是涉及到复杂的物理学（如量子效应、衍射极限、载流子传输等）和工程优化。
二的幂次方（Powers of Two）和七的倍数： 许多技术和设计中会倾向于使用二的幂次方（2, 4, 8, 16, 32…）来表示分辨率的划分或者数据的处理单位。然而，也有一些设计和物理现象可能天然地产生与7相关的周期性或优化点。例如，在某些材料科学或量子力学模型中，7可能出现为一个特征数或临界数。
版图设计中的“模块化”和“对齐”： 在芯片设计中，为了提高效率和一致性，设计师会采用网格（Grid）系统。最小的网格单位通常是基于最先进工艺的最小特征尺寸或者关键间距来设定的。如果某个设计团队或者IP模块的创建者，恰好选择了以7为基础的划分单位来组织其版图，那么在某些局部区域可能会体现出与7相关的规律。
EDA工具的限制与约束： 电子设计自动化（EDA）工具在处理设计规则检查（DRC）时，会有一系列的约束。这些约束可能源于物理限制，也可能源于工艺厂商的建议。在历史的某个时期，这些约束的设定可能间接导致了一些尺寸的“7的倍数”特征。
总结来说，你观察到的“7的倍数”现象，最可能的解释是：
1. 与DRAM的早期制造和版图设计习惯有关。 特别是DRAM的地址解码电路或存储单元的布局可能存在以7为基础的结构或分组。
2. 掩模制造和光刻技术在早期发展阶段，可能存在与7相关的某种“分辨率单位”或“设计基准”的间接联系，或者在设计者进行模块划分时形成了某种惯性。
3. 可能是多个技术因素在不同历史时期共同作用的结果，最终在某些特定的芯片领域（如DRAM）或设计实践中留下“7的倍数”的印记。
需要强调的是，随着工艺技术的飞速发展，现代先进工艺节点的命名（如7nm、5nm、3nm）越来越脱离实际的物理尺寸，并且工艺细节高度保密。虽然可能仍然存在一些与7相关的技术参数，但它们不再像早期那样直观或容易被观察到。你的问题更像是在追溯半导体制造早期历史和技术演进中的一些有趣的细节和潜在规律。
如果你的观察重点是针对DRAM这类产品，那么“7的倍数”与其内部的结构、寻址逻辑或版图划分的关联性会更强。如果是泛指所有芯片的先进工艺节点命名，那么这种直接的倍数关系会更弱，更多的是一种代号和市场营销的体现。
网友意见
不是7的倍数，而是根号二的倍数。
一除以根号二恰好是0.707左右。
单反镜头光圈F值一般也是1.4，2.0，2.8，4，5.6这样的数。
7，14，28 其实是根号二的倍数而已。
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最后，为什么是根号二？因为长度根号二倍对应的是面积两倍。而光圈跟制程最终作用的都是面积。
半导体行业的约定俗成中，每一代工艺应该提升一倍的密度，由于晶体管数量可以近似看做在一个二维平面内的内部矩形数量，晶体管的一边缩短到0.7X，那么整体面积就是0.7*0.7=0.49 约等于密度翻倍，所以一代工艺到新一代工艺，通常就是0.7X附近的命名，再隔一代就是0.5X。实际当中每一代不一定提升两倍密度，但大体还是采用这种方式，差不多够一代就0.7X。
所以你可以看到正代工艺大约是这样的路线：130nm 90nm 65nm 45nm 32nm 22nm。
TSMC 三星等代工厂为了满足客户需求，可能会有半代工艺，基于当前工艺改进，但又不足一代，所以可以看见有80nm 55nm 40nm 28nm 20nm等，半代工艺也大体遵循0.7X 每两个半代之间差0.7X。
进入到FinFet时代后三星率先开始注水，14nm密度基本和20nm类似，但是为了体现FinFet优势，注水命名了20FF为14FF。台积电也同样注水命名20FF为16FF。Intel没注水，但因为下一代工艺密度提升较大，22nm进步了1.5代到了14nm 而不是16nm。此时把14nm扶正成为正代工艺，随后大家在自己的标准上（代工厂注水一代，Intel没有），陆续发展了10nm 7nm。期间有一些没到一代的半代工艺（12nm 11nm 8nm 6nm等）
到了7nm之后，三星再次注水这次没有什么革命新技术，直接把7nm第二代7LPP改名为5LPE，可以说对于三星几nm已经没多少实际意义了，7nm 6nm 5nm 4nm全都是和台积电7nm同代，和Intel10nm同代。
台积电注水一次后没有再次注水，Intel依旧没有注水，所以Intel 7nm 台积电5nm 三星3nm这个看似三代工艺的其实是一代工艺（按照密度算）。
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