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如何看待台积电 2nm 制程研发取得突破,将切入 GAA 技术? 第1页

  

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这是给摩尔定律续命的必然结果。


给摩尔定律续命的道路上目前有两个阻碍,一是短沟道效应,二是量子隧穿。

全环绕栅(gate-all-around)是FinFET技术的演进,是一种用来抑制短沟道效应的技术。

要理解短沟道效应,先来看看传统MOS管的结构

这是一个nmos管,一般来说除去衬底外有三个电极,源(Source),漏(Drain),栅(Gate)。如上图所示,源漏极为n掺杂,其载流子为负电荷的电子,而源漏间硅基衬底为p掺杂,载流子是正电荷的空穴,在栅压为0情况下由于pn结势垒的影响nmos管处于无法导电的关断状态。当在栅极施加正的电压(对于p管相反)值超过一个阈值时,会将足够多的电子吸引到靠近栅极的衬底上,从而形成以电子为多子的导电沟道,此时nmos管处于打开状态,在源漏上的压差可以形成漏极电流。

上面简单的概括了一个管子是怎么样工作的,但是当管子源漏间距离减小,也就是一直提到的晶体管特征尺寸(7nm,5nm之类的)减小以后,原本在长沟道器件中可以忽略的一系列电磁作用变得不可忽略,导致一系列管子特性的恶化,统称为短沟道效应。短沟道效应最大的问题在于管子关不断了。就算栅压为0,在漏极施加的电压同样会形成较大的漏电流,这对大规模集成电路来说是个灾难,因为你光是上电啥也不干,芯片就那边发热。

FinFET和另外一种被称为“绝缘体上的硅”(SOI)技术就是被用于抑制短沟道效应,并成功给摩尔定律续命的技术。这两种技术分别代表两个大的方向,如下图所示,FinFET就是把栅从一面盖着沟道,变成三面围着沟道,加强栅对沟道的控制能力,从而减小短沟道效应。

而SOI则是在沟道下方生长额外的绝缘体层,让沟道自身的特性理想化,从而抑制短沟道效应。目前SOI最新技术可以把晶体管特征尺寸降到22nm。相比FinFET,SOI晶体管的模拟性能要好得多,尤其是在微波毫米波频段上比起FinFET有绝对优势。


上面说到FinFET实际上是增强了栅的控制力,但是到了3nm节点上,短沟道效应又嚣张起来了。而全环绕栅技术是FinFET的演进版本,盗一个三星的广告图,示意了FinFET到全环绕栅的演进,概括来就是:三面不够,四面来凑。


继续给摩尔定律续命现在可以预见面临两个问题。一是继续降低特征尺寸,带来的性能提升可能无法抵消成本提升。全环绕栅技术肉眼可见地提高了工艺难度,带来的成本增加可能会比较恐怖,因此客户可能会越来越少,最后击垮技术发展的可能会是市场(尤其是现在主流工艺早停留在28,40,65甚至90nm节点上,同时需要说明的是,现在先进制程的特征尺寸,可以看成是一个“商标”,不代表实际栅长。)。第二就是目前无法逾越的理论极限,量子隧穿效应带来的漏电流。继续降低特征尺寸,如果在保证控制好短沟道效应的情况下,也是不可行的。1nm工艺节点下硅大概就10个原子,继续降低特征尺寸,硅原子数量变少的直接后果就是势垒越来越低,越来越多的电子可以获得足以跨越势垒的能量,从而形成漏电流。这个效应目前理论上无解,或将最后终结人类在降低晶体管特征尺寸上的所有努力。


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1931年,张忠谋生于浙江宁波,其父曾任宁波市鄞县财政局长,其母是宁波清代著名藏书家徐时栋的后人。 当年918事变,日本侵华。

1931年-1940年,一家人为避战乱辗转迁徙于南京、广州、重庆、上海、香港,童年时光大部分都在香港度过。

1941年,太平洋战争爆发,日本入侵香港,其父张蔚观携妻带子前往重庆,张忠谋进入重庆南开中学就读。

1949年,新中国成立,18岁的张忠谋进入美国哈佛大学,全校1000多位新生,他是唯一的中国人。

1950年,张忠谋转学到麻省理工学院,专攻机械工程。

1954年,获美国麻省理工学院机械系硕士学位

1955年,24岁的张忠谋就职于波士顿附近的一家电器公司Sylva-nia半导体部门工程师,踏入半导体业。当时,他手握包括希凡尼亚和福特汽车在内的4家公司聘书,心情却很低落。因为从麻省理工学院机械系拿到硕士学位后,他一心想攻读博士,却没有通过资格考试。

1958年,27岁的张忠谋来到德州,进入德州仪器,为德州仪器第一个中国员工。当时德州仪器年营业额不到1亿美元。沉浸在半导体技术研发中的张忠谋常与同事、集成电路(IC)的发明人杰克?基尔比(Jack Kilby)一起喝咖啡、谈研究,目击了集成电路的发明历程。

1964年,获美国斯坦福大学电机系博士学位,并重回德州仪器。

1965年,升任集成电路部门总经理。

1972年,先后就任德州仪器公司副总裁和资深副总裁,是德州仪器的第三号人物,仅次于董事长和总裁。此时德州仪器早已成为世界第一,在全球有6万员工,其中一半归张忠谋管。是最早进入美国大型公司最高管理层的华人。

1985年,张忠谋放下“美国梦”,回到台湾担任工业技术研究院院长。

1987年,55岁的他创立台积电,开创的晶圆代工(foundry)模式。

1998年,台积电用了11年,才在0.18微米制程上勉强赶上IDM,有了足够的竞争力。

2000年起,12寸厂成为新建晶圆厂主流,但一座造价高达25至30亿美元,不仅中小IDM负担不起,大型IDM要投资也常显吃力,台积电开始获得越来越多的重量级客户,台积电开始腾飞。

2007年后,智能手机兴起,苹果和高通、海思的大量订单让台积电不断加速追赶世界领先。

2013年,16nm工艺接近英特尔14nm工艺,开始赶超英特尔

2017年,台积电7nm工艺试产,英特尔10nm推迟,台积电终于成龙,进入无人区。此时,台积电成立30年。

2018年张忠谋退休。


2nm不是天上掉下来的。

没有张忠谋在美国几十年半导体行业的积累,有没有台积电都难说。这是积累。

成立后落后11年,能坚持下来,等到了2000年的腾飞,这是耐心。

台积电的加班比华为更凶,现在世界顶尖,依然没有松懈,这是努力。


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文章还没放出来,就发一部分在这里吧。TSMC N2是否采用GAA还不确定,毕竟官方没有消息。但最近IEDM上imec的keynote可以看出2nm以及未来的大概路线:

IEDM2020 Plenary Session之一由imec的VP Sri Samavedam主持,题目是Future Logic Scaling: Towards Atomic Channels and Deconstructed Chips。

目前引入EUV系统后的,各家虽然标准不同,但工艺已经来到5nm世代,之前Scotten的slides给过各家工艺对比:

7nm世代,TSMC和Samsung的Density是类似的,均与intel 10nm相当,intel的SRAM单元尺寸更大。不过到了5nm工艺,Samsung和TSMC都从DDB切换到SDB,Density再次提升,Samsung 5nm LPE uHD 6T(6*mmp,HP为7.5T)相对于7nm LPP HD 6.75T来说,Density提高到1.33x,同时TSMC还缩减了CPP尤其是MMP的尺寸,N5 HD 6T相对于N7 HD 6T Density进一步提高到1.8x,以及最小的SRAM单元尺寸,EUV层也增加到10至15层。

接下来讨论EUV的路线图:

对于3nm逻辑节点,CPP规划尺寸为44-48nm,MMP则为21-24nm;2nm进一步减小到40-44nm的CPP和18-21nm的MMP,TSMC今年开始从N3试产,到2022年量产。之前人们猜测的TSMC N3的CPP和MPP(41nm,24nm)与imec给的范围基本吻合,Samsung则要略大一些。同时,如果TSMC采用5T做的话,Density将达到惊人的300+MTx/mm2,相对于N5 HD 6T再次提高1.7x,不知道实际效果如何。而N2如果顺利的话,将在2023年开始风险试产,CPP和MMP预计也在imec提出的范围内,但是否坚持FinFET十分存疑,毕竟Jim Keller认为已经达到FinFET极限了。

更进一步,对于1.5nm的CPP和MMP,imec没有给出减小,出于考虑进一步的微缩不再是尺寸而是堆叠的变化来提高Density。

对于工艺器件:

对于3nm展示了一个了5T的FinFET单元,这应该是TSMC N3采用的而Samsung早宣他们将在3nm引入Gate All Around(GAA),虽然PPT展示的是5 tracks,但是还需要buried power rail (BPR),因此Samsung 3nm GAA Density应该还是比TSMC N3小。

到2nm工艺,缩小间距需要插入Forksheets,可以实现小于5 tracks。具体到TSMC,是否切换不得而知。

1.5nm的缩小,则把nFET和pFET进行垂直堆叠,实现4 tracks的CFET(complementary FET),同时保持与2nm Nanosheet 5T相同的间距,这样可以节省大量面积。但是也存在很多制造问题,这方面Sri说imec正在进行很多研究。而Intel,TSMC应该也有相关研究。

后续等ISSCC或者TSMC的技术会上看有没有进一步消息。

参考:

IEMD 2020:


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我差点儿就买票了,临了去了趟豆瓣。

哎!


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之前专门写过一篇文章写过IC相关的网站和公众号,很适合这个回答。

以下为文章的原内容:

十佳优秀网站及其公众号:

1、EETOP-易特创新(公众号:eetop-1)

EETOP电子网(ET创芯网)国内知名的半导体行业媒体、半导体论坛、IC论坛、集成电路论坛、电子工程师博客、工程师著名社区(150万会员),同时也是电子资料免费分享平台!

这个网站几乎涵盖了电子工程的各个方面,上面的资料也是非常的齐全。目前注册需要购买一个邀请码10元,不知道大家有没有免费注册的方式,欢迎分享!

网址:

2、CSDN(公众号:CSDNLIB)

中国专业IT社区CSDN (Chinese Software Developer Network) 创立于1999年,致力于为中国软件开发者提供知识传播、在线学习、职业发展等全生命周期服务。

@CSDN

@CSDN学院

CSDN相对来说涵盖的方面就比较广了,移动端开发,大数据,人工智能,IC等。

CSDN注册免费,通过发帖灌水,上传资源获取积分,便可以下载资料了。

网址:

3、IC设计小镇(公众号:ictown_com)

IC设计小镇应该是唯一一家专门做IC的网站了,从数字到模拟再到FPGA,从设计到制造,从封装到测试,涵盖了芯片的整个生命周期,免费注册,十分推荐!

@IC小镇镇长

网址:

4、摩尔精英(MooreElite)的公众号也值得关注, 摩尔精英是领先的芯片生态链公司,使命是“让中国没有难做的芯片”,提供一站式的“芯片设计、流片封测、人才服务、企业孵化”等。

@摩尔精英

@张竞扬 摩尔精英

5、博客园(公众号:cnblogs_com)

博客园创建于2004年1月,是一个面向开发者的知识分享社区。自创建以来,博客园一直致力并专注于为开发者打造一个纯净的技术交流社区,推动并帮助开发者通过互联网分享知识。

@博客园

@博客园精选

网址:

6、电子工程师专辑(公众号:eet-china)

电子工程专辑为亚洲及中国的电子工程师社群提供及分析最新工业和科技趋势 ,丰富的电子设计技术论文,应用实例和市场研究报告等; 为业界最知名,具有权威性的电子技术网站。@电子工程师专辑

网址:

7、电子发烧友网(公众号:elecfans)

电子发烧友网站提供各种电子电路,电路图,原理图,IC资料,技术文章,免费下载等资料,是广大电子工程师所喜爱电子资料网站。

网址:

8、中国电子技术网

中电网是电子元器件门户,为中国电子工程师提供电子电路资讯、电子技术文章、电子资料免费下载、电子行业分析、最新的电子产品以及行业人才培训。

网址:

9、21IC中国电子网

21IC中国电子网, 中国电子工程师的优选网站包含嵌入式,单片机,DSP,EDA,测试测量,元器件,医疗电子,智能电网等前沿科学内容!

@21ic中国电子网

@半导体

网址:

10、电子工程世界

电子工程世界(EEWorld)是一家专为中国电子工程师和电子设计主管提供电子技术开发应用资讯的网络传媒。其内容服务核心是快速传播半导体集成电路领域电子元器件的最新技术!

网址:


其余IC设计优秀公众号:

1、OpenIC (Wingo_IC)

专注于数字芯片设计,可测性设计(DFT)技术的分享,芯片相关科普,以及半导体行业时事热点的追踪。

2、陌上风骑驴看IC(MoShangFengQiLv)

@罗锋


3、半导体行业观察 (icbank)

最有深度的半导体新媒体,实讯、专业、原创、深度,50万半导体精英关注!专注观察全球半导体最新资讯、技术前沿、发展趋势。

@张竞扬 摩尔精英

4、 路科验证 (Rocker-IC)

由验证大牛路桑创办,专注数字芯片验证的系统思想和前沿工程领域!

@路桑


5、白话IC(gray_mount)

专注于芯片物理设计技术与知识分享

@白山头

6IC修真院(叩持电子旗下)

@IC修真院 专业芯片设计人才高端培训,打造IC科技人才生态圈。提供专业的数字电路,ic数字前端,数字后端,芯片设计培训服务,企业岗前培训,转岗培训,培养ic集成电路方向的高薪人才。

需要报名IC修真院培训课程的同学,可以说明有“ 温戈 ”推荐,会在其现有优惠的基础上,额外获得500元的优惠哦~

7、老扎古

@老扎古 集成电路行业动态,求职招聘,创业融资,资源整合,打造相互成就,互惠互利的平台。


8、硬件加速与EDA

@Forever snow 老师公众号,分享硬件加速、EDA领域相关的课程、技术与科研进展。

9、老石谈芯

号主 @老石 探讨芯片问题的本质,分享高效生活的方法,在FPGA方面很有建树。

以上就是我整理的IC学习资源,喜欢的话麻烦点个赞加收藏,本文会持续更新~~

最后欢迎关注我及我的的专栏,持续为您分享更多数字IC设计及DFT相关的知识!




  

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