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问题

芯片里面有几千万的晶体管是怎么实现的？

回答
芯片中集成几千万甚至数十亿个晶体管，这是现代电子工程的奇迹。这一切的实现离不开以下几个关键方面的协同作用：

1. 集成电路（IC）技术的核心：微电子制造工艺

硅基底（Silicon Wafer）： 芯片制造的第一步是使用高纯度的硅晶圆作为基底。硅是一种半导体材料，可以通过掺杂（引入其他元素，如硼或磷）来改变其导电性，形成 P 型和 N 型半导体区域。这些区域是构建晶体管的基础。
光刻（Photolithography）： 这是将设计好的电路图形转移到硅片上的核心技术。想象一下用非常精密的模板和光线来“打印”电路。
掩模（Mask/Reticle）： 设计好的电路图案被制作在石英玻璃片上，形成掩模。
光刻胶（Photoresist）： 硅片表面会被涂覆一层对特定波长的光敏感的材料（光刻胶）。
曝光： 光通过掩模照射到涂有光刻胶的硅片上。光线穿过的区域（或未穿过的区域，取决于光刻胶的类型）会发生化学变化。
显影： 经过化学处理，被曝光（或未曝光）的光刻胶会被移除，留下电路图案的“模板”。
蚀刻（Etching）： 利用化学或物理方法（如等离子蚀刻）移除硅片上未被光刻胶保护的区域，将光刻胶上的电路图案转移到硅层上。
薄膜沉积（Thin Film Deposition）： 在制造过程中，需要一层层地沉积各种导电、绝缘或半导体薄膜。常见的有：
化学气相沉积（CVD）： 利用化学反应在硅片表面形成薄膜。
物理气相沉积（PVD）： 通过物理方法（如溅射）将材料沉积到硅片表面。
掺杂（Doping）： 通过离子注入（Ion Implantation）等技术，将特定杂质原子精确地注入到硅的特定区域，改变其导电性，形成晶体管的源极、漏极和栅极等区域。
多层制造与互连（Multilayer Manufacturing and Interconnection）： 现代芯片不是平面的，而是由数百甚至上千个“层”堆叠而成。每一层都包含一部分电路结构。
绝缘层（Dielectric Layers）： 不同导电层之间需要绝缘层隔开，以防止短路。常用的有二氧化硅（SiO2）。
金属互连（Metal Interconnects）： 晶体管之间需要用金属导线连接起来，形成复杂的电路。通常使用铜（Cu）或铝（Al）。这些金属导线也通过光刻和蚀刻工艺制作，形成多层网络。

2. 晶体管的微型化：摩尔定律的推动

晶体管类型：金属氧化物半导体场效应晶体管（MOSFET）： 这是现代芯片中最主要的晶体管类型。它的核心结构包括源极（Source）、漏极（Drain）、栅极（Gate）和衬底（Substrate）。通过改变栅极上的电压，可以控制源极和漏极之间的电流。
尺寸缩小（Scaling）： 摩尔定律预言了集成电路上可容纳的晶体管数量大约每隔两年翻一番。这主要是通过不断缩小晶体管的尺寸来实现的。
特征尺寸（Feature Size）/工艺节点（Process Node）： 指的是晶体管栅极的长度或两个相邻导电区域之间的最小距离。从微米（μm）级别缩小到纳米（nm）级别（如 7nm, 5nm, 3nm）。
栅极长度的缩小： 直接影响晶体管的开关速度和功耗。
氧化层厚度减小： 栅极氧化层越薄，栅极电压对沟道电场的影响越大，开关特性越好。
沟道材料和掺杂的优化： 为了应对尺寸缩小带来的短沟道效应（如漏电流增加、亚阈值摆幅恶化），需要采用新的材料（如高介电常数材料 Highk dielectric，金属栅极 Metal Gate）和更先进的掺杂技术。
三维结构（3D Structures）： 为了进一步提高密度，也出现了三维结构的晶体管。
FinFET (Fin FieldEffect Transistor)： 将沟道设计成鳍片状（finlike），栅极从三维方向包围沟道，极大地提高了栅极对沟道的控制能力，有效缓解了短沟道效应。目前主流的先进工艺都采用 FinFET 或其变种。
GAA (GateAllAround) FET： 比 FinFET 更进一步，栅极从所有方向包围沟道，控制更佳，是下一代先进工艺的主流技术。

3. 精密设计与仿真

电路设计自动化（EDA Electronic Design Automation）： 如此庞大和复杂的电路，手动设计是不可能完成的。EDA 工具是现代芯片设计的基石。
逻辑设计： 将系统功能分解为逻辑门和触发器，然后用硬件描述语言（HDL，如 Verilog 或 VHDL）进行描述。
综合（Synthesis）： 将 HDL 代码转化为门级网表（netlist）。
布局（Placement）： 将各个逻辑单元（如晶体管、逻辑门）放置在芯片的合适位置。
布线（Routing）： 在布局的基础上，用金属导线连接各个单元，形成电路通路。
物理验证（Physical Verification）： 检查设计是否满足制造工艺的要求，如最小线宽、间距规则（DRC Design Rule Checking）等。
时序分析（Timing Analysis）： 确保信号能够按时到达目的地，避免时序冲突。
仿真（Simulation）： 在设计过程中，需要对电路进行大量的仿真测试，以验证其功能和性能，发现并修正错误。

4. 材料科学的进步

高介电常数材料（Highk Dielectrics）： 在栅极氧化层方面，为了在减小厚度的同时保持良好的绝缘性能，需要使用介电常数比二氧化硅更高的材料，如氧化铪（HfO2）等。
金属栅极（Metal Gate）： 用金属材料代替多晶硅作为栅极，可以解决多晶硅栅极在高介电常数材料下的兼容性问题和寄生电阻问题。
导电材料： 如铜（Cu）的低电阻率可以减小互连线的延时和功耗。
先进封装技术： 随着芯片内部集成度的提高，封装技术也变得越来越重要，例如 2.5D 封装和 3D 封装，可以将多个芯片或多个功能模块紧密集成在一起。

总结实现过程

想象一下建造一座极度精密的城市，这座城市有无数的小房子（晶体管）。

1. 规划蓝图： 首先，需要一个极其详细的设计图纸，告诉你在哪个位置建造什么结构。这就是由工程师使用 EDA 工具完成的电路设计。
2. 准备土地： 购买一块极其纯净、平整的硅片，这是“土地”。
3. 分层施工： 就像盖楼一样，一层一层地进行施工。
打地基和框架： 通过掺杂在硅片上形成 P 型和 N 型区域，为晶体管奠定基础。
建造房间（晶体管）： 使用光刻技术，一层一层地在硅片上“雕刻”出晶体管的各个部分（源极、漏极、栅极）。这个“雕刻”过程非常精细，就像用激光笔在头发丝上画画一样，每一步都涉及光刻、蚀刻、沉积、掺杂等复杂工艺。
铺设水电（互连线）： 在晶体管之间用极细的金属导线连接起来，形成神经网络。这些导线也需要一层一层地制作，并用绝缘材料隔开。
4. 精密控制： 整个过程需要在高度洁净的无尘室中进行，并由极其复杂的自动化设备来控制，确保每一个步骤的精度和一致性。任何微小的灰尘或误差都可能导致整个芯片报废。
5. 测试和验证： 每一层完成后，都需要进行测试，最后整个芯片完成后，也要进行严格的性能和功能测试，确保它能正常工作。

因此，芯片中集成几千万个晶体管是 精密设计、先进制造工艺、材料科学突破和自动化设备 共同作用的结果。每一步的微小进步，都对最终芯片的集成度和性能有着巨大的影响。随着工艺节点的不断推进，晶体管的尺寸会越来越小，使得在同一面积上可以集成更多的晶体管，从而实现更强大的功能。

网友意见

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前方大量图片预警，请非Wifi党留步。。。。。。。

简单地说，处理器的制造过程可以大致分为沙子原料(石英)、硅锭、晶圆、光刻(平版印刷)、蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试、包装上市等诸多步骤，而且每一步里边又包含更多细致的过程。

下边就图文结合，一步一步看看：

沙子：硅是地壳内第二丰富的元素，而脱氧后的沙子(尤其是石英)最多包含25％的硅元素，以二氧化硅(SiO2)的形式存在，这也是半导体制造产业的基础。

硅熔炼：12英寸/300毫米晶圆级，下同。通过多步净化得到可用于半导体制造质量的硅，学名电子级硅(EGS)，平均每一百万个硅原子中最多只有一个杂质原子。此图展示了是如何通过硅净化熔炼得到大晶体的，最后得到的就是硅锭(Ingot)。

单晶硅锭：整体基本呈圆柱形，重约100千克，硅纯度99.9999％。

第一阶段的合影。

硅锭切割：横向切割成圆形的单个硅片，也就是我们常说的晶圆(Wafer)。顺便说，这下知道为什么晶圆都是圆形的了吧？

晶圆：切割出的晶圆经过抛光后变得几乎完美无瑕，表面甚至可以当镜子。事实上，Intel自己并不生产这种晶圆，而是从第三方半导体企业那里直接购买成品，然后利用自己的生产线进一步加工，比如现在主流的45nm HKMG(高K金属栅极)。值得一提的是，Intel公司创立之初使用的晶圆尺寸只有2英寸/50毫米。

第二阶段合影。

光刻胶(Photo Resist)：图中蓝色部分就是在晶圆旋转过程中浇上去的光刻胶液体，类似制作传统胶片的那种。晶圆旋转可以让光刻胶铺的非常薄、非常平。

光刻：光刻胶层随后透过掩模(Mask)被曝光在紫外线(UV)之下，变得可溶，期间发生的化学反应类似按下机械相机快门那一刻胶片的变化。掩模上印着预先设计好的电路图案，紫外线透过它照在光刻胶层上，就会形成微处理器的每一层电路图案。一般来说，在晶圆上得到的电路图案是掩模上图案的四分之一。

光刻：由此进入50-200纳米尺寸的晶体管级别。一块晶圆上可以切割出数百个处理器，不过从这里开始把视野缩小到其中一个上，展示如何制作晶体管等部件。晶体管相当于开关，控制着电流的方向。现在的晶体管已经如此之小，一个针头上就能放下大约3000万个。

第三阶段合影。

溶解光刻胶：光刻过程中曝光在紫外线下的光刻胶被溶解掉，清除后留下的图案和掩模上的一致。

蚀刻：使用化学物质溶解掉暴露出来的晶圆部分，而剩下的光刻胶保护着不应该蚀刻的部分。

清除光刻胶：蚀刻完成后，光刻胶的使命宣告完成，全部清除后就可以看到设计好的电路图案。

第四阶段合影。

光刻胶：再次浇上光刻胶(蓝色部分)，然后光刻，并洗掉曝光的部分，剩下的光刻胶还是用来保护不会离子注入的那部分材料。

离子注入(Ion Implantation)：在真空系统中，用经过加速的、要掺杂的原子的离子照射(注入)固体材料，从而在被注入的区域形成特殊的注入层，并改变这些区域的硅的导电性。经过电场加速后，注入的离子流的速度可以超过30万千米每小时。

清除光刻胶：离子注入完成后，光刻胶也被清除，而注入区域(绿色部分)也已掺杂，注入了不同的原子。注意这时候的绿色和之前已经有所不同。

第五阶段合影。

晶体管就绪：至此，晶体管已经基本完成。在绝缘材(品红色)上蚀刻出三个孔洞，并填充铜，以便和其它晶体管互连。

电镀：在晶圆上电镀一层硫酸铜，将铜离子沉淀到晶体管上。铜离子会从正极(阳极)走向负极(阴极)。

铜层：电镀完成后，铜离子沉积在晶圆表面，形成一个薄薄的铜层。

第六阶段合影。

抛光：将多余的铜抛光掉，也就是磨光晶圆表面。

金属层：晶体管级别，六个晶体管的组合，大约500纳米。在不同晶体管之间形成复合互连金属层，具体布局取决于相应处理器所需要的不同功能性。芯片表面看起来异常平滑，但事实上可能包含20多层复杂的电路，放大之后可以看到极其复杂的电路网络，形如未来派的多层高速公路系统。

第七阶段合影。

晶圆测试：内核级别，大约10毫米/0.5英寸。图中是晶圆的局部，正在接受第一次功能性测试，使用参考电路图案和每一块芯片进行对比。

晶圆切片(Slicing)：晶圆级别，300毫米/12英寸。将晶圆切割成块，每一块就是一个处理器的内核(Die)。

丢弃瑕疵内核：晶圆级别。测试过程中发现的有瑕疵的内核被抛弃，留下完好的准备进入下一步。

第八阶段合影。

单个内核：内核级别。从晶圆上切割下来的单个内核，这里展示的是Core i7的核心。

封装：封装级别，20毫米/1英寸。衬底(基片)、内核、散热片堆叠在一起，就形成了我们看到的处理器的样子。衬底(绿色)相当于一个底座，并为处理器内核提供电气与机械界面，便于与PC系统的其它部分交互。散热片(银色)就是负责内核散热的了。

处理器：至此就得到完整的处理器了(这里是一颗Core i7)。这种在世界上最干净的房间里制造出来的最复杂的产品实际上是经过数百个步骤得来的，这里只是展示了其中的一些关键步骤。

第九阶段合影。

等级测试：最后一次测试，可以鉴别出每一颗处理器的关键特性，比如最高频率、功耗、发热量等，并决定处理器的等级，比如适合做成最高端的Core i7-975 Extreme，还是低端型号Core i7-920。

装箱：根据等级测试结果将同样级别的处理器放在一起装运。

零售包装：制造、测试完毕的处理器要么批量交付给OEM厂商，要么放在包装盒里进入零售市场。

PS：

以上是曾经在在驱动之家看到的CPU的制造过程，

从沙子到芯片：且看处理器是怎样炼成的

；感觉过程很有意思，遂现在分享给大家。如果有兴趣的话可以进一步观看视频，

从沙子到芯片，Intel英特尔处理器制作过程

。
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看到

@呆涛

和

@老骥伏枥

的答案，感觉基本已经涵盖了一个电路从设计走到生产的每一步。但是感觉在细节上还是存在一些问题：

1. 当前CPU上的晶体管已经远远不是千万级别的概念，而是数个billion。

2. 目前最先进的制程工艺是Intel 刚刚公布的14nm工艺，Fin Pitch小于 50nm，可以说是技术上的一个飞跃了。关于所谓的14nm，实际只能初略的反映工艺的一个技术节点，真正的沟道长度要比14nm要长一些。

3. 关于14nm之后的技术，目前理论预测的极限大概在3nm左右。出去开会的时候和一些工业界的大牛们有过一些学习，据说目前10nm已经完成了大规模生产最初阶段的论证，而7nm也基本完成了实验室阶段的研发。感觉5nm，甚至是3nm只是时间上的问题。

4. 关于CPU的生产流程，实际只包含Intel的工艺是不完整的。目前技术上有两大阵营，一者是Intel为首的Bulk Si FinFET 技术，一者是IBM为首的 SOI Si 技术，两者技术各有利弊。

5. 关于那么多晶体管是怎么弄上去的，实际最本质的还是光刻技术

Photolithography

,随着特征尺寸的缩小，光刻的重要性已经上升到无法上升的地步了，以至于出现了EUV

Extreme ultraviolet lithography

和Multiple patterning

Multiple patterning

等诸多逆天的技术，光这些技术都可以说上很多文字了。

5. 半导体产业毋庸置疑是近百年最为激动人心的领域，正是这无数的晶体管一代又一代的更新变革才有了近些年几乎爆炸式的IT 技术进步。

6. 之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误，这本身就是一件非常amazing的事情，其实在那小小的CPU背后包含了无数人几十年的心血（Intel在美国的技术研发部门有一万多人，其中有8000多PhD，可想而知其中投入的人力物力之大），于是这个问题就不难理解了。

之前因为科研需求拆过一个CPU。

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于是放两张照片和大家分享。

这是一个Top-down View 的SEM照片，可以非常清晰的看见CPU内部的层状结构，越往下线宽越窄，越靠近器件层。

这是CPU的截面视图，可以清晰的看到层状的CPU结构，由上到下有大约10层，其中最下层为器件层，即是MOSFET晶体管。

拆解的CPU是AMD的产品，AMD作为IBM阵营的公司，同Intel不同，其采用的是SOI 衬底技术。

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关于之前提到的Intel 14nm 技术，在去年的国际电子器件会议上（IEDM2014），Intel公布了其的具体的技术细节，虽然还是有些语焉不详，但已经能够比较完整了解其中的一些工艺进展。

此为3D FinFET中的Fin结构，Fin Pitch（两个Fin之间的距离）为40nm，这对于工艺上是很大的挑战了，同时对于提高集成度缩小成本具有非常重要的意义。

这是整个CPU某一区域的截面TEM图，很明显比我那个粗糙的SEM要清楚太多了。最下层同样是晶体管。

这张图上显示了Intel最新采用的Air Gap技术，图中黑色区域即是air gap。因为空气的K值近乎最低，此举有利于减小互联线之间的寄生电容，减小信号delay。

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同时在IEDM 2014上IBM也公布了SOI阵营的14nm技术，相比Intel的技术，IBM要更加fancy和复杂，估计成本也要高不少。

和Intel的体硅（Bulk Si）技术不一样，IBM采用的是绝缘体上硅（SOI）上的3D晶体管。

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关于7nm以后的technology node，其实工业界也是莫衷一是，Wiki上认为5nm(

5 nanometer

)将是Moore‘s Law的尽头，但Intel也有大牛表示FinFET技术可以把Moore’s Law 推展至3nm（

Moore's Law Dead by 2022, Expert Says

，

7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law

）.

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关于提到的EUV（极紫外）光刻技术，其采用波长为13.5nm的紫外光用于光刻，因为波长远小于当前使用的193nm光源，因为光的衍射带来的精度问题将大大减小，但小波长意味着非常高的能量（正比于光波的频率，反比于波长），因此如何得到稳定、合适、大功率的光源是一个极难的问题，同时因为极小的波长，普通用于聚焦的透镜将无法使用，只能使用反射式透镜，这也是一个极难的问题。据说目前TSMC 非常看好此项技术，已经入手好几台了，只是Intel仍然按兵不动，据说还要接着弄multiple patterning。

贴一张图，给大家一个简单的认识, ASML的某个型号的EUV光刻机，猜测是NXE 33XX的某个型号。售价120 Million Dollar，合人民币7.2亿元，需要动用波音747 运输11架次才能从荷兰运抵目的地。半导体产业是知识密集型，资本密集型工业，只有大佬们玩得起。
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1分钟了解芯片制造过程

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