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问题

CPU内部各个部件的时延大概是多少？（皮秒，纳秒）?

回答
CPU内部各个部件的时延是衡量其性能的关键指标之一，它反映了信号在这些部件中传播所需的时间。这些时延通常用皮秒 (ps) 或 纳秒 (ns) 来衡量。 皮秒是纳秒的千分之一，也就是 10^12 秒。

需要注意的是，CPU内部的时延并不是一个固定不变的值，它会受到多种因素的影响，包括：

工艺节点（制程）： 更先进的工艺节点通常意味着更小的晶体管和更短的互连线，从而带来更低的时延。
设计优化： 不同的CPU设计和微架构在优化时延方面有所差异。
晶体管类型和尺寸： 不同类型的晶体管（如NMOS、PMOS）以及它们的尺寸会影响开关速度。
负载： 驱动的负载越大（例如，连接到某个输出端的门电路越多），时延通常也会增加。
电压和温度： 工作电压和温度会影响晶体管的开关速度。

尽管如此，我们可以给出一个相对普遍的范围和解释，以便您理解CPU内部各个关键部件的时延。

以下是一些CPU内部主要部件的时延估算，以皮秒 (ps) 或纳秒 (ns) 为单位，并附带详细解释：



1. 晶体管（Transistor）开关时延

晶体管是CPU中最基本的开关元件。它们的开关时延是其他所有时延的基础。

估算范围： 几皮秒到几十皮秒 (a few ps to tens of ps)
详细解释：
当晶体管接收到一个信号（输入电压变化）到其输出端能够稳定地产生相应输出信号时，这个过程就需要时间。这涉及到栅极电容的充放电以及载流子的移动。
栅极延迟（Gate Delay）： 这是指信号通过一个逻辑门（由晶体管构成）所需的时间。对于现代先进工艺（如 7nm, 5nm, 3nm），单个逻辑门的延迟大约在 10 ps 到 50 ps 之间。
这个值非常关键，因为它直接影响着CPU的最高时钟频率。如果一个时钟周期内的最短路径比时钟周期还长，就会导致时序问题。



2. 逻辑门（Logic Gate）延迟

逻辑门（如AND, OR, NOT, XOR）是由若干个晶体管组合而成。

估算范围： 几十皮秒 (tens of ps)
详细解释：
一个简单的逻辑门（如一个非门 NOT gate）通常由几个晶体管构成。其时延主要就是构成它的晶体管的开关时延的叠加，以及内部信号线的延迟。
对于复杂的逻辑门（如多输入AND门或XOR门），其时延会略长一些，可能在 20 ps 到 100 ps 的范围内，具体取决于门的设计和驱动负载。
在一个时钟周期内，CPU会执行成千上万个逻辑操作，每一个操作都可能涉及一系列的逻辑门延迟。



3. 触发器（Flipflop）/ 寄存器（Register）建立时间和保持时间

触发器和寄存器是存储单元，它们在时钟边缘捕捉数据。

估算范围： 几十皮秒到几百皮秒 (tens of ps to hundreds of ps)
详细解释：
建立时间（Setup Time）： 数据输入到触发器的数据引脚，并且保持稳定，直到时钟信号到达触发器的下一个稳定状态所需的时间。
保持时间（Hold Time）： 数据输入到触发器的数据引脚后，必须保持稳定一段时间，直到时钟信号之后。
对于现代高性能CPU，触发器的建立时间可能在 50 ps 到 200 ps 左右。保持时间通常更短，可能在 10 ps 到 50 ps 左右。
这意味着数据需要提前一段时间到达寄存器，并且在时钟边沿之后保持一段时间，才能被正确地锁存。这个时间是关键的时序约束。



4. 加载/存储单元（Load/Store Unit LSU）延迟

LSU负责将数据从内存（或缓存）加载到CPU寄存器，或者将寄存器中的数据存储到内存（或缓存）。

估算范围： 几个时钟周期到几十个时钟周期 (several cycles to tens of cycles)
详细解释：
LSU的延迟实际上是整个内存访问流水线（包括缓存查找、总线传输等）的延迟。
如果数据在一级缓存 (L1 Cache) 中，延迟可能很低，通常在 15 个时钟周期 内。
如果数据在二级缓存 (L2 Cache) 中，延迟会增加到 1020 个时钟周期。
如果数据需要从主内存 (DRAM) 获取，延迟会显著增加，可能需要 100300 个时钟周期 甚至更多。
将时钟周期转换为皮秒/纳秒：假设CPU时钟频率为 4 GHz (即周期为 0.25 ns 或 250 ps)，那么 10 个时钟周期的延迟就是 2.5 ns (2500 ps)。



5. 加法器/乘法器（Adder/Multiplier）延迟

算术逻辑单元 (ALU) 中的计算单元。

估算范围： 几个逻辑门延迟到几十个逻辑门延迟
详细解释：
加法器： 一个简单的全加器（一个比特的加法）可能需要几个逻辑门（如 XOR, AND, OR）。一个32位或64位加法器，通常采用更快的结构（如进位选择加法器、进位传播加法器），其延迟大致相当于 38 个逻辑门延迟。
乘法器： 乘法通常比加法复杂得多。简单乘法器（如移位相加）可能需要几十个逻辑门延迟。更快的乘法器（如Booth乘法器、Wallace树乘法器）可以将延迟降低，但仍然比加法器长，可能相当于 1030 个逻辑门延迟。
以 25 ps 的逻辑门延迟计算，加法器延迟大约在 75 ps 到 200 ps，乘法器延迟可能在 250 ps 到 750 ps。



6. 分支预测器（Branch Predictor）延迟

分支预测器用于预测程序执行路径，以减少因分支跳转带来的流水线停顿。

估算范围： 几个时钟周期内完成判断和提供预测，但其影响是贯穿整个流水线的
详细解释：
分支预测器的逻辑（如表格查找、模式分析）本身的时延相对较短，可能在 几个逻辑门延迟 的范围内。
然而，其关键作用是在指令获取和解码阶段就提供分支方向的预测，以便预取指令和填充流水线。这个预测是尽早完成的。
如果预测错误，需要 回冲（Flush） 流水线中的错误指令，这会引入一个 1020 个时钟周期 的惩罚。



7. 指令缓存 (Instruction Cache) 延迟

CPU获取指令需要从指令缓存中读取。

估算范围： 12 个时钟周期 (L1I Cache hit)
详细解释：
当CPU需要下一条指令时，会先查找L1指令缓存。如果指令在L1缓存中（称为缓存命中 Cache Hit），通常只需要 12 个时钟周期 就能拿到指令。
这 12 个时钟周期包含了地址生成、缓存查找、数据传输到指令流水线等过程。
如果缓存未命中（Cache Miss），则需要从下一级缓存或主内存获取，延迟会大大增加。



8. 数据缓存 (Data Cache) 延迟

CPU读写数据时需要访问数据缓存。

估算范围： 15 个时钟周期 (L1D Cache hit)
详细解释：
L1数据缓存通常比指令缓存稍慢一些，因为它们通常需要处理读写请求。缓存命中时，延迟大约在 15 个时钟周期。
这个延迟包含了地址计算、缓存查找、数据通路和写回（如果发生）。



总结与换算示例

我们以一个 4 GHz 的 CPU 为例，其时钟周期为：
$T_{cycle} = 1 / (4 imes 10^9 ext{ Hz}) = 0.25 imes 10^{9} ext{ s} = 0.25 ext{ ns} = 250 ext{ ps}$

那么，上述部件的时延大致可以换算成时钟周期：

晶体管/逻辑门延迟： 10 ps 100 ps (约 0.04 0.4 个时钟周期)
寄存器建立时间： 50 ps 200 ps (约 0.2 0.8 个时钟周期)
L1 数据缓存命中： 15 个时钟周期 (250 ps 1250 ps)
ALU 加法器延迟： 75 ps 200 ps (约 0.3 0.8 个时钟周期)
ALU 乘法器延迟： 250 ps 750 ps (约 1 3 个时钟周期)
L2 数据缓存命中： 1020 个时钟周期 (2.5 ns 5 ns)
主内存访问： 100300 个时钟周期 (25 ns 75 ns)



流水线深度与时延的关系

CPU通常采用深度流水线技术来提高指令吞吐量。这意味着一个指令的执行会被分解成多个阶段（取指令、译码、执行、访存、写回等），每个阶段由一个流水线寄存器隔开。

流水线寄存器延迟： 触发器/寄存器的建立时间（几十到几百皮秒）是流水线寄存器的关键时延。
每个流水线阶段的延迟： 每个阶段的处理逻辑（如ALU、缓存访问）的总时延必须小于或等于一个时钟周期（或一个流水线级之间的时延），才能保证流水线正常工作。CPU设计的目标就是将最长路径的时延控制在一个时钟周期内。

因此，虽然单个晶体管或逻辑门的延迟非常短（皮秒级别），但这些延迟累加起来，以及内存访问等更长的延迟，构成了CPU性能的重要瓶颈。高性能CPU的设计就在于如何在这些时延之间找到平衡，通过流水线、乱序执行、缓存技术等手段来隐藏和最小化这些延迟对整体性能的影响。

网友意见

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Google大神 Jeff Dean在之前的一次演讲中展示了这样一张表，非常有意思：

从这张图里我们可以清楚的看到，计算机系统中各种关键操作其典型耗时到底有多少(注意，各种不同的系统架构精确的数据可能与此不同，但数量级上差别应该不会很大)，注意，图中的数据取自2012年数据，最新版数据可以参考这里。

访存与cache

访问L2 cache的时延大概是访问L1 cache的10几倍左右，而访问一次内存的时延则高达访问L2 cache的20倍，是访问L1cache耗时的200倍。

这一部分清楚的告诉每个程序员，编写出对cache友好的程序是至关重要的，尤其你的场景如果对性能要求很高则更是如此。

分支预测

分支预测失败的惩罚大概只有5ns这个量级，博主在之前的文章《特斯拉遇上CPU：程序员的心思你别猜》这篇文章中专门讲解过CPU的分支预测功能。

该功能主要针对 if 语句，由于现代CPU内部采用流水线方式来处理机器指令，因此在 if 对应的机器指令还没有执行完时后续指令就要进到流水线中，此时CPU就必须猜测到底 if 语句是否为真，如果CPU猜对了，那么流水线照常运行，但如果猜错了流水线中已经被执行的一部分指令就要作废。

很多同学看到这篇文章后表示if语句是不是尽量少用，从这张表可以看出，分支预测失败的惩罚不高，并且现代CPU的分支预测成功率很高，根本不必在意这点性能损失。

当然，如果你真的很在意性能的话那么算法也必不可少，这就是为什么大厂这么注重算法的原因，在这里我也送一本帮我拿到BAT等一线大厂offer的算法笔记，是一位阿里大神写的，对于算法薄弱或者需要提高的同学是真心有用，分享给大家，希望这份笔记也能帮到你：突击进大厂，阿里P8大佬写的Leetcode刷题笔记

内存、SSD与磁盘

程序员都知道访问内存的速度比SSD块，访问SSD速度比磁盘快，那么到底能快多少呢？同样顺序读取1MB数据，内存花费的时间为250,000 ns，SSD为1,000,000 ns，磁盘为20,000,000 ns。我们可以看到，同样读取1MB数据，磁盘花费的时间是 SSD 的 20 倍，是内存的80倍。


同样读取1MB数据，SSD耗时是内存的4倍。这组数据告诉我们，相对内存来说磁盘真的很慢，如果你的经费充足就用SSD吧，如果你是土豪，那么就把数据库直接放到内存吧。

网络与磁盘

一般来说我们认为内存比磁盘快，磁盘比网络快，但这这张表告诉我们用1Gbps网络发送1K数据仅仅需要20,000 ns，而磁盘的一次寻道则高达10,000,000ns(10ms)，在特定场景下网络IO可不一定比磁盘IO慢。当然，这也要看网络两端距离有多远。

为了让大家能更加直观的感受速度差异，我们依然以第一张表为例，并且把计算机世界中的0.5纳秒当做1秒来换算一下，这样你就能清楚的感受到这些计算机世界中各个硬件巨大的速度差异了。我们再来看一下：

现在就很有意思了，假定L1 cache的访问延迟为1s，那么访问内存的延迟就高达3分钟。

从内存上读取1MB数据需要5天，从SSD上读取1MB需要20天，磁盘上读取1MB数据高达1年的时间。

更有趣的来了，假设物理机重启的时间为2分钟，如果也将0.5ns视为1s的话那么2分钟就相当于5600年，中华文明上下五千年，大概就是这样一个尺度。

现在你应该能直观的感受到CPU的速度到底有多快了吧。

以上都是基于时间维度换算的。接下来我们基于距离维度进行了一次更有意思的换算。

CPU访问L1 cache 的时延为0.5ns，假定在这个时间尺度下我们能行走1米，大概是你从在家里走两步拿个快递的距离。

CPU访问内存的时延里我们可以行走200米，大概是你出门去个便利店的距离。

CPU从内存中读取1MB的时延我们可以行走500公里，这个距离大概是从北京到青岛的直线距离。

网络包在数据中心内部走一圈的时延可以让我们行走1000公里，大概是从北京到上海的直线距离。

从SSD中读取1MB的时延可以让我们行走2000公里，大概是从北京到深圳的距离。

从磁盘中读取1MB的时延可以让我们行走40000公里，正好是围绕地球转一圈的距离。而网络数据包从美国加利福尼亚到荷兰转一圈的时延可以让我们行走30万公里，正好是从地球到月球的距离。

物理机一次重启的时延可以让我们行走1.2亿公里，差不多是从地球到火星的距离。

现在你应该对计算机系统中各种时延有一个直观上的认知了吧。

关于CPU更多内容你可以参考这篇：码农的荒岛求生：你管这破玩意叫 CPU ？

有很多同学问你能写出这些文章都读过哪些书，在这统一说下，计算机书籍浩如烟海，但贵精不贵多，我在这里精心挑选了10本 ，不要贪心，如果你真能把这里推荐的 10 本书读通，可以说你已经能超越 90% 的程序员并成为高手中的高手了。

最后，如果你对博主这种讲解风格感兴趣，那么我在知乎上写的很多这类文章你一定不能错过，有很多知乎朋友问有没有pdf版本，现在我也整理出来了，绘图非常精美，现在免费分享给大家。

作者：码农的荒岛求生

Github: GitHub - xfenglu/everycodershouldknow: 码农的荒岛求生

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cache访问时间没有具体的指标，厂商不会公布这些，也许内部材料有，但对外肯定没有。厂商公布的只有指令性能：

但指令性能也很粗糙，比较难以统计，比如微指令不同的port占用会导致流水线性能的差异。

非官方的资料里，有一些人会测试：

这里的4个cycle是longest latency，理论上可能小于这个值。

还有一些更具体的数值：

题主的一些问题：

访问一次cache要多少时间？

对齐情况下，就是我前面的图，文章也提到了，在后来的Intel CPU里，latency更大（貌似是从4变到了5），因为cache变大了，但由于cache size更大，所以CPU性能有提升。

访问一次内存要多长时间？

这里还取决于内存控制器的情况，访问冲突延迟会更大，没有具体的指标，也取决硬件性能。内存频率会影响这个指标。

访问一次磁盘页面要多长时间？

纯粹的操作系统软件实现，取决于软件设计，也取决于硬件性能，SSD肯定比机械硬盘要快。

判断一次缓存行命中还是不命中需要多长时间？

如果是单独的hit test，在L1 cache这一块，不一定需要时间（取决于CPU设计，早年貌似没有），但load一定需要时间，对于L2，L3来说是需要时间的，具体指标没有，但我印象里是一个比较小的数值，L2/L3 load的过程，主要是因为加载慢，一次load一个cache line（64B）的时间比较多。

题外话：题主的理解里，取一个数据消耗4个cycle，取两个数据消耗8个，实际情况是，指令会预取，并且按流水线的方式工作，取一个是4个cycle，取两个可能是5个。要知道在指令性能的表格上，多条ADD指令按吞吐量计算，每个指令平均可能会小于一个cycle（按平均吞吐量计算，不代表单个指令的执行时间）。

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