如何看待索尼宣布成功开发全球首个双层晶体管像素堆叠式 CMOS 图像传感器技术?
先别被“双层晶体管像素堆叠”这几个字唬住，拆开来看其实挺容易理解的。咱们平时接触的CMOS图像传感器，每一颗像素点都得在同一层平面上挤着，里面有光电二极管（PD，负责把光变成电信号）和处理信号的晶体管。这么挤着，就导致了信号处理电路对光线进入的干扰，尤其是在低光照环境下，噪点问题就比较明显。
索尼这次玩的花样，就是把原来挤在一起的“信号处理电路”这部分，给它“搬家”了。他们把负责处理信号的晶体管，另外做了一层，然后像搭积木一样，堆叠到了感光单元（也就是那个光电二极管）的下面。所以，最上面一层还是负责捕获光线的感光单元，而下面一层，才是给这颗像素“跑腿”的信号处理电路。
这么一弄，好处就显而易见了：
感光面积大了，也更干净了： 最上面那层感光单元，因为不用再和一堆晶体管挤在一起，所以可以占用更大的面积。你可以想象一下，本来一块地，既要盖房子（晶体管），又要留出花园（感光），现在花园可以不用受房子的限制，可以铺得更大，种更多的花。感光面积大了，意味着单位像素捕获的光量就更多。这在低光环境下尤其重要，捕获到的光子越多，最终成像的信噪比自然就越高，噪点自然就越少。那些在暗光下拍出来的“油腻”或者“糊”的照片，应该能得到很好的改善。
信号处理能力也跟着升级了： 别忘了，下面那层可是专门的信号处理电路。既然是专门的，那索尼就可以在这个层面上塞进更多的、更先进的晶体管，或者设计更复杂的电路。这意味着什么？意味着更快的信号读取速度，更强的图像处理能力。比如，可以实现更快的连拍速度，或者在传感器层面就进行更精细的降噪、色彩校正等操作，把原本需要CPU来做的大部分工作，提前在传感器上完成一部分，减轻后续处理的压力，也可能带来更快的响应速度。
可能还对传感器尺寸有好处： 以前为了提高像素性能，可能得把单个像素做得很大，这样一来，想要在一个小尺寸传感器上塞下更多像素（高像素密度）就比较困难。但现在，通过堆叠技术，可以在保证单位像素性能的同时，优化整体的布局。这可能意味着在保持现有传感器尺寸的前提下，能实现更高像素密度，或者在相同像素密度下，实现更好的成像效果。
可能还会解锁一些新的玩法： 随着信号处理能力的增强，未来可能还会出现一些我们现在想不到的功能。比如，在传感器层面实现更精准的景深信息捕捉，或者更快速的HDR合成，甚至是一些AI功能的初步运算。
当然，任何新技术在初期都会面临挑战。比如，这样的堆叠工艺制造成本肯定会更高，良品率也需要时间来验证。另外，堆叠之后，如何有效地散热，如何保证信号在高密度的传输中不出现串扰，这些都是需要索尼去克服的技术难题。
但总体来说，索尼这次的行动，我觉得非常值得关注。这不仅仅是一个小小的技术升级，而是可能为整个CMOS图像传感器行业打开了一个新的维度。它解决了传统平面传感器在物理结构上的某些固有矛盾，使得感光性能和信号处理能力能够更独立、更有效地提升。可以预见，未来我们用手机、相机拍摄的照片和视频，在画质、速度以及功能性上，都可能因为这项技术而迎来一轮新的飞跃。特别是在手机摄影日益重要的今天，这项技术如果能顺利应用到手机上，那效果将会非常惊艳。
网友意见
谢邀。
简单来说，现代传感器技术从前照式发展到背照式又发展到堆栈式，在解决的问题也是不断进步的。
前照式（FSI）主要的问题是，感光面积不足，QE 效率低，因此引入了无缝微透镜，在相机领域，无缝微透镜的引入也让 10 年代的相机高感性能获得了一个大幅跃升。
但随着时代的进步，传感器的本底噪声和读出速度成为了困扰传感器开发者和用户的新瓶颈，因此引入了 OCADC 片上模数转换还有背照式（BSI）的设计。
传统的 FSI 传感器（左）随着布线复杂程度的增加，会对片上微透镜和电路的设计形成困扰，而将整个传感器“前后反转”，就能够在不影响成像的情况下大幅增加布线的复杂程度。
在相机界，第一个引入 BSI 的全画幅相机是索尼的 a7RII，凭借着 42.4MP 的高像素、高画质和相对的高速展示了背照式传感器的威力。
但是，如此设计的 BSI 传感器为未来铺下了一条康庄大道——要知道 CMOS 传感器是一种同时具有模拟和数字电路设计的大规模集成电路，而模拟层和数字层的加工方式、条件均不同，如果为了迁就高速数字电路而牺牲模拟层的性能，最终的产品也无法做到尽善尽美。
由此，进入堆栈时代，使用多块晶圆，针对这一问题对各自的电路设计使用最佳的制程进行设计和制造，比如索尼 a9 上的 Stacked BSI IMX310，就使用了索尼打磨多年的 65nm 的模拟层、28nm 的数字电路层和据信为 16nm 的 DRAM 层来制造。
而堆栈式传感器，目前有两大路线，一个是 TSV 另一个是 DBI，但此处暂且按下不表。
而这次的 IEEE paper，则是在这一基础上进一步改进，原本的模拟层中，每一个像素都分为光电二极管和逻辑电路两个部分，通过将它们改为垂直堆叠，一方面解放了微透镜设计，另一方面进一步解放了电路设计。
控制层独立以后，干扰可以得到更好的控制，而光电二极管也有了更大的空间、有利于做得更深来容纳更多的光子，双管齐下可以让 FWC 翻番，或许可以挤出来小 1EV 的 DR。
当然另一个潜在的应用方向是，解放出逻辑层的设计之后，CMOS 也可以设计更加精准的刀法，比如说同样 48MP 的传感器，根据用户需求和预算精准设计不同 DR、不同读出性能的 CMOS，复用光电二极管设计来降低成本，而在逻辑层和数字层做差异化。
未来很有可能不再像现在这样，使用 24-40-60MP 级别的像素差异来塑造产品线，而是同一代光电二极管搭配不同的电路设计来塑造产品线。
从技术上来看东西是个好东西，索尼在缝合晶圆的技术路线上已经一骑绝尘了……以前逻辑层堆两层还不够，现在像素区还要分两层出来……希望我有生之年能看到能堆叠四层的图像传感器商用（bushi）。
这玩意儿难在哪儿：由于将像素层分为像素层和晶体管层这意味着两层之间的互连需要十分精确，所以和传统堆栈式只是将两层做好的晶圆做连接不同，双层晶体管堆栈的连接工艺需要直接晶圆制造流程中进行，也就是说需要在模拟晶体管层制作之前就已经完成了新像素层和模拟晶体管层之间的互连。利用光刻技术，将晶体管层的元器件直接对准上方的像素层，从而达到极高的对齐精度。
这项技术的确对小尺寸图像传感器来说更加重要，因为图像传感器也是对面积很敏感的器件。同尺寸下，像素越高，单个像素尺寸越小，此时不仅每个像素分到的光电二极管更小其实对应的处理电路面积（模拟和数字）也是越小的。这就是为何索尼以前要做三层堆叠的原因：平面上的面积没法扩大，咱就纵向扩展多垒一层呗。（还有一种办法是用更新的制程，比如逻辑层从 65nm 到 28nm 再到 17nm 工艺制程）
当然对图像传感器来说，在光学格式受限的情况下硬要扩展逻辑层面积也不是不可以，但这样会带来空间浪费，得不偿失。比如我一个 1/2" 光学格式的传感器却为了速度堆了一个 1" 大小逻辑层……（那我干嘛不放弃一点速度把像素区做做大整个一寸底算了）
而对于像素层来说，虽说模拟电路本来就在像素区后面，但本质上还是在一晶圆层上，光电二极管还是要和模拟电路抢空间——特别是目前图像传感器的像素尺寸越来越小，图像传感器厂为了保住单像素的满阱容量别掉太狠，往往还会在缩小像素面积的同时加高光电二极管，进一步挤占像素层中模拟电路的空间。
索尼这一次主要把除了传输门以外的控制电路：如复位、行选择（我记得应该是这个）挪到了下方的第二层晶圆上，这就意味着和光电二极管的距离更远，我觉得这两者的干扰会更易被控制，也就是说在读出噪声方面会更有优势。
此外，这些元器件被挪走以后的空位则可以安置更大的光电二极管，而被一起挪到第二层的模拟放大电路因为第二层同样没有光电二极管挤占空间，也能使用体积更大，倍率更高的放大晶体管。有助于在高感环境下压制读出噪声。同时也能降低高电压下的干扰。
当然最重要的是，这项技术为索尼做 0.8μm 以下的像素尺寸铺平了道路，缩小了和三星以及豪威在小尺寸像素上的差距。
就不知道成本咋样了。
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