低功耗CPU是怎么做到的？

低功耗CPU（LowPower CPU）之所以能够实现低功耗，是多方面技术协同作用的结果。这不仅仅是设计一个简单的处理器那么简单，而是从芯片架构、指令集、制造工艺、电源管理到软件协同等多个层面进行的优化和创新。下面我将详细地阐述低功耗CPU是如何做到的。

核心设计理念：在满足性能需求的前提下，尽可能地减少能量消耗。

一、架构层面的优化 (Architectural Optimizations):

1. 精简指令集 (Reduced Instruction Set Computing RISC):
原理: RISC架构旨在简化指令集，每条指令的长度和格式都比较固定，执行时间短且固定。相比于复杂指令集（CISC），RISC指令更少，功能单一，因此在执行时需要的晶体管数量更少，逻辑更简单，从而降低了功耗。
优势:
更少的晶体管: 每个指令执行的晶体管更少，整体功耗降低。
更快的执行速度（相对而言）: 虽然单条指令简单，但通过流水线等技术，整体执行效率可以很高。
易于流水线和并行化: 简单的指令更容易实现高效的流水线和超标量执行，提高每周期指令数（IPC），从而在更短时间内完成任务，总功耗也可能降低。
举例: ARM架构是典型的RISC架构，广泛应用于移动设备和嵌入式系统。

2. 更浅的流水线 (Shallower Pipelines):
原理: 流水线是CPU执行指令的机制，将指令执行过程分解为多个阶段（如取指令、译码、执行、写回）。更长的流水线可以提高时钟频率，但每个阶段需要更复杂的逻辑，且存在流水线冒险（数据冒险、控制冒险）需要额外的硬件来解决，这些都会增加功耗。
优势: 更浅的流水线意味着每个阶段的逻辑更简单，所需的晶体管更少，电路延迟更低，功耗自然也更低。虽然可能限制了最高时钟频率，但对于许多低功耗应用来说，这种权衡是值得的。

3. 动态电压和频率调整 (Dynamic Voltage and Frequency Scaling DVFS):
原理: 这是现代低功耗CPU最核心和有效的技术之一。CPU的功耗与电压的平方以及频率成正比（功耗 ∝ $V^2 imes F$）。DVFS允许CPU根据当前的任务负载动态地调整其工作电压和时钟频率。
实现方式:
根据负载调整频率: 当任务负载低时，降低时钟频率，减少每秒执行的操作数量，从而降低功耗。
根据负载调整电压: 更进一步，当降低频率时，也可以相应地降低工作电压。由于功耗与电压的平方成正比，降低电压带来的功耗节省是显著的。
优势: 能够实现“按需供能”，只在需要高性能时才提升功耗，而在空闲或低负载时大幅降低功耗。

4. 多核和异构计算 (MultiCore and Heterogeneous Computing):
多核: 将多个核心集成到一个芯片上。当任务负载不高时，可以使用少数几个核心以较低的频率和电压运行，而不是让一个核心以高频率高功耗运行。这可以更有效地利用能源。
异构计算 (大小核架构，如ARM的big.LITTLE): 结合高性能（大）核心和高能效（小）核心。
小核心 (Little Cores): 通常是设计更简单、功耗更低的处理器，用于处理后台任务、轻量级应用或低功耗待机状态。
大核心 (Big Cores): 用于处理高强度的计算任务，提供高性能。
优势: 系统可以根据任务的优先级和性能需求，智能地在不同类型核心之间调度任务，始终使用最能效比的组合，实现整体功耗的最小化。

5. 更好的缓存设计 (Improved Cache Design):
原理: 缓存是CPU中速度最快、功耗也最高的组件之一。
优化:
更小的缓存: 减少缓存的大小可以降低晶体管数量和功耗。
更智能的缓存管理: 例如，当CPU核心处于低功耗状态时，可以关闭部分缓存，或降低缓存的刷新频率。
非侵入式缓存（NonTemporal Caches）: 允许数据被加载到缓存，但指示这些数据在不久后可能不会再次被访问，从而可以在不污染缓存的情况下减少其生命周期。
功耗感知的缓存填充策略: 优先填充可能被重复访问的数据，避免不必要的数据读取和写入。

6. 先进的微架构 (Advanced Microarchitecture):
分支预测 (Branch Prediction): 减少因分支指令导致的流水线停顿，提高指令执行效率，虽然有一定功耗，但相比于停顿带来的浪费，通常是划算的。
推测执行 (Speculative Execution): 提前执行可能分支后的指令，提高效率，同样需要权衡功耗。
乱序执行 (OutofOrder Execution): 允许指令按照它们完成的顺序而不是它们出现的顺序执行，提高CPU利用率，也需要更复杂的逻辑和更多的晶体管，功耗会增加，因此在低功耗CPU上会相对保守。低功耗CPU通常会选择更简单的乱序执行单元，或者在不需要高性能时关闭部分乱序执行功能。

7. 指令集扩展 (Instruction Set Extensions for Efficiency):
原理: 一些指令集（如ARM的NEON，x86的SSE/AVX）提供更高级别的指令，可以在一条指令中完成多个操作（SIMD Single Instruction, Multiple Data）。
优势: 使用这些指令可以提高计算密度，减少指令数量，从而缩短执行时间，降低整体功耗。例如，进行媒体处理或数学计算时，可以显著提高能效。

二、电源管理技术 (Power Management Techniques):

这是低功耗CPU的生命线，涉及到硬件和软件的深度协同。

1. 细粒度的电源门控 (FineGrained Power Gating):
原理: 当CPU的某个功能单元（如ALU、FPU、缓存的一部分、I/O接口）在一段时间内不使用时，将其电源完全关闭，使其进入“零功耗”状态。
实现: 通过特殊的电源门控开关（Power Gating Transistors）来实现。当需要再次使用时，会有一个快速的唤醒过程。
优势: 最大限度地减少了漏电功耗（Leakage Power），这在现代工艺下是不可忽视的功耗来源。

2. 时钟门控 (Clock Gating):
原理: CPU中的所有逻辑单元都需要时钟信号来同步操作。当某个逻辑单元空闲时，可以通过“时钟门控”技术阻止时钟信号到达该单元，使其停止翻转，从而节省动态功耗（Dynamic Power）。
优势: 是最基础和广泛应用的功耗降低技术之一，可以显着减少动态功耗。

3. 动态电压和频率调整 (DVFS): (已在架构部分提及，但其核心是电源管理)
电压调节器 (Voltage Regulators): 高效的电压调节器能够根据CPU核心的需求精确地提供所需的电压，并在电压变化时保持稳定。

4. 低功耗待机模式 (LowPower Idle Modes):
原理: 当系统处于空闲状态时，CPU会进入不同级别的待机模式。
层级:
C0 (Active): 完全工作。
C1 (Halt): CPU停止执行指令，但保持其状态，可以快速唤醒。
C2 (Sleep): 停止大部分时钟信号。
C3 (Deep Sleep): 关闭部分电压域，仅保留维持核心状态的最低功耗。
C6 (Deeper Sleep): 关闭所有核心电压，只保留最低级的唤醒逻辑。
C7+ (Deepest Sleep): 甚至可以关闭整个芯片的供电，仅保留外部晶振或低功耗时钟源进行唤醒。
优势: 在待机时段大幅降低功耗。

5. 电源管理单元 (Power Management Unit PMU):
原理: 一个专门的硬件单元，负责监控系统负载、温度等信息，并根据预设策略或软件指令来控制CPU的核心、缓存、时钟、电压等部件的开关和状态。
功能: 实现DVFS、电源门控、时钟门控，以及管理不同功耗模式的切换。

三、制造工艺与材料 (Manufacturing Process and Materials):

1. 先进的半导体制造工艺 (Advanced Semiconductor Manufacturing Processes):
更小的晶体管尺寸 (Smaller Transistor Feature Size): 如7nm、5nm、3nm等。更小的晶体管意味着在相同面积上可以集成更多晶体管，并且由于栅极氧化层更薄、沟道长度更短，漏电和开关功耗都可能降低（但漏电会成为新的挑战）。
FinFET/GAAFET (GateAllAround FieldEffect Transistor) 技术:
原理: 相对于传统的平面MOSFET，FinFET和GAAFET通过三维结构（鳍状或环绕式栅极）来更好地控制漏电，提高开关速度和降低漏电功耗。
优势: 在更低的电压下实现更好的控制，有效降低漏电功耗，特别是在高性能状态下和关断状态下。

2. 低漏电晶体管 (LowLeakage Transistors):
原理: 制造过程中优化材料和结构，减少晶体管在关闭状态下的漏电电流。
工艺选项: 选择阈值电压（Threshold Voltage）较高的晶体管（HVT）来减少漏电，虽然它们开关速度稍慢，但对于低功耗场景是优选。或者使用高k/金属栅极（Highk Metal Gate）技术，减少栅漏电。

3. 多电压域设计 (MultiVoltage Domain Design):
原理: 将芯片划分为不同的电压域，不同的域可以独立地运行在不同的电压下，甚至在不使用时可以关闭其供电。
优势: 允许更精细的功耗控制，例如，在CPU核心工作时，外设接口可以运行在更低的电压下。

四、软件与操作系统协同 (Software and Operating System Cooperation):

低功耗CPU的效能最大化离不开软件的配合。

1. 功耗感知调度器 (PowerAware Schedulers):
原理: 操作系统和应用程序的调度器会考虑CPU的功耗状态。它们会尽量将任务分配给能效比更高的核心，并在任务空闲时让核心进入低功耗模式。
举例: Android和iOS系统中的大小核调度就是典型的例子。

2. 动态频率调整的软件接口:
原理: 操作系统提供接口给应用程序，允许它们请求特定的性能级别，从而间接或直接地驱动CPU的DVFS。

3. 功耗优化库和框架:
原理: 开发者可以使用专门的库和框架来优化代码，使其更适合低功耗设备，例如，使用更高效的算法，减少不必要的计算。

4. 事件驱动和中断管理:
原理: 优化中断处理机制，减少CPU从低功耗状态唤醒的次数，或者让CPU在处理完中断后能更快地回到低功耗状态。

总结:

低功耗CPU的实现是一个系统工程，它整合了：

精简、高效的架构设计（RISC、浅流水线、异构计算）。
精密的电源管理硬件和算法（DVFS、电源门控、时钟门控、低功耗模式）。
先进的制造工艺和材料（FinFET、低漏电晶体管）。
软硬件的深度协同（智能调度、功耗感知软件）。

通过这些多方面的努力，低功耗CPU能够在满足用户基本需求的同时，将能量消耗降至最低，这对于延长电池寿命、减小散热需求，以及实现更广泛的便携式和嵌入式应用至关重要。

网友意见

现如今便携式设备在人们的日常生活中已经越来越普及，手机，iPad，电脑已经成为了日常生活的必需品，就连我爷爷奶奶都已经开始使用智能手机视频聊天，刷抖音了。而便携式设备除了性能和大小以外，续航是我们最关心的问题。前几年某手机厂商更是打出了充电5分钟，通话2小时的广告语。

功耗过大的同时会产生更多的热量，设备过热便会影响器件工作，手机电脑会因此卡顿。同时也要更多的去考虑如何散热，增加散热设备，这样又增加了散热成本。

题主的描述比较早了，14年的，这里主要聊聊低功耗设计。那么在芯片设计中主要会用到哪些低功耗设计技术呢？我就根据自己的实践与理解来介绍一下~

低功耗设计中的基本概念

Dynamic power and Leakage power：

在数字IC设计过程中，功率主要指动态功耗和漏电功耗

在数字电路中，如果有信号翻转的话，那么便存在动态功耗，而漏电功耗则是一直存在的。

通常情况下，动态功耗远大于静态功耗，但是因为静态功耗是一直存在的，所以我们也不能忽略它。

低功耗设计的一般方法：

- 基于时钟（clock）的低功耗设计

- 基于电压域（voltage）的低功耗设计

- 多阈值库（Multi-threshold libraries）

- RTL低功耗设计（Low power design structure）

a. 基于时钟（clock）的低功耗设计

该方法的设计思想就是当系统（比如手机手机）某一部分不工作时，我们可以控制其时钟的翻转，这样就能节省一部分功耗。举个例子，当我们打游戏时，那么通话模块是不工作的，我们可以停掉其时钟的翻转，从而节省功耗，增加手机的续航。

实现方法举例：

通常情况下我们是通过插入 clock gater 来控制时钟的翻转，插入clock gater是由综合工具自动完成的.

举个例子，有如下的RTL

always @(posedge clk)

if (en)

Q<= D;

它的硬件电路如下图：

插入clock gater的硬件电路图如下：

寄存器级的clock gating 是为了减少一些不必要的时钟翻转。

下图就是clock gating做的不够好的示意图，DFF中间的 idle状态，时钟仍然是enable的。

为了节省功耗，我们可以在DFF idle的时候把enable信号置为0，从而控制时钟的翻转，达到节省功耗的目的，如下图：

在做clock gating的时候要通常注意以下2点：

1) 通常现在位宽比较大的寄存器加gater

因为加gater本身也会增加面积和功耗，所以要综合考虑。比如只有一位寄存器，加了gater省下的功耗还不如gater本身的耗电高，所以不值得。

2) 当我们加了gater以后要保证原本的电路功能不变

b. 基于电压域（voltage）的低功耗设计

电压与功耗有着密切的联系。因此功耗的降低可以考虑使用低一点的电压。多电压设计技术有三种方式：（ps：没想到这个图片还有我渣电的水印，请忽略哈哈）

A：各电压区域有固定的电压，如上图（a）所示；

B：各电压区域具有固定的多个电压，由软件决定选择哪一个电压，如上图（b）所示；

C：自适应的方式，各电压域具有可变的，由软件决定选择哪一个电压，如上图（c）所示。

A 是固定分配的电压，而B和C为动态电压管理，涉及到软硬件协同设计。

这里就要提到DVFS技术：dynamic voltage dynamic frequency scaling，动态电压频率技术，是一种通过将不同电路模块的工作电压及工作频率降低到恰好满足系统最低要求，来实时降低系统中不同电路模块功耗的方法。

电路模块中的最大时钟频率和电压紧密相关，如果一个电路能够估算出它必须做多少工作才能完成当前的任务，那么理论上讲就可以将时钟频率调低到刚好能适时完成该任务的水平。降低时钟频率意味着可以同时降低供电电压。频率和电压同时降低，功耗就大大降低了。这个是DVFS的原理。

DVFS技术这个种方法属于电压的动态管理，可以通过软件和硬件的方式实现。

c. 使用不同的阈值库文件（Multi-threshold libraries)

如下图，如果想要MOS管导通，低阈值的cell需要的导通电压更低，所以相比高阈值的cell，它导通的更快，与此同时，它的漏电也越多。

所以在做综合或者PD的时候，就要想好策略来平衡速度与功耗。

d. RTL设计

在我们做RTL设计的时候，我们依然有办法来节省功耗，来举个例子：

下图是一个典型的pipe line的design，当它处于工作模式下，每一个寄存器在clk的驱动下都在跳动。

这是对其网表的仿真波形：

此时我们可以对design做一些改进，比如用write_pointer和read_pointer, 普通的pipe就是数据一位一位的传输下去，此时改进以后，就是pointer动而pipe数据不动，从而减少寄存器翻转次数。此时该电路的行为更像ram, 我们甚至可以用latch array，因为latch array面积更小。

改进后的仿真波形，我们可以看到Q端的跳动大大减少了。

功耗分析的EDA工具

以下是做power 分析的常用工具PTPX/Power Artist

PTPX

To calculate the power based on waveform

input design and waveform based on the design

report the power consuming data for all levels

Power Artist / Power Pro

Good at analysis rtl

Dynamic analysis with waveform

Statistic analysis without waveform

Provide design improvement suggestions (most on the clock gating efficiency

写在最后：

没有什么是免费的，很多时候降低功耗势必会使其他方面受到影响，比如面积，性能等。

对功耗的优化也要有针对性，比如台式机可能更注重性能，而手机就要性能和功耗更平衡。所以对不同的产品要做针对性的平衡。

不讲项目时间表/工程师资源/风险的而是一味的降低功耗都是耍流氓！

IC修真院开设数字IC前端设计，验证，后端等课程。每周都有新班开设，报名时和老师说明由【温戈】推荐，可在原有优惠基础上，额外优惠500元！请务必在第一时间向老师说明！

经验上来看，功耗随频率的三次方增长。你可以算一下。差不多吻合。

==========分割线=========

有人说是忽悠出来的，汗。。。我真的是在认真答题。你可以说我经验不足，毕竟没有专注20年，但是用忽悠这个词实在是太不专业了吧。

P=C*f*V^2

频率乘以2，你得把delay除以二。就得增加电压，增加多少呢？你也承认了速度是随电压线性下降的。所以经验上看是电压要乘以2。所以P就乘以8了。前提是对于同一代工艺，相同的架构，单纯改变频率和电压。要想打破这个定律，就得想别的办法，改变架构啊什么的，就不能单纯改变频率和电压这么简单。

而且跑分也不是说跟频率成正比。这个展开说就罗嗦了。

你所说的同一个芯片功耗随频率线性下降，这是因为你这个芯片已经生产出来了电压定了，你把频率降下去，timing constraint都符合，你不降低电压，自然功耗线性下降。

我是从design角度说，你设计的芯片工作在极限频率下的情况，你发挥出极限性能需要多大电压。

既然是专业的不到一秒钟就能想明白吧。

还有

@谢丹

提到“power = V^2/R” 我感到有些困惑，这不是静态功耗的算法么？数字电路动态功耗的表达式怎么能没有频率项？我学的基础不扎实，请赐教。

道歉下，因为我平常做的活都是算力是恒定来核算，所以，有误算。三次方的说法是正确的。

这个算是接近我最近的工作了。

1，首先，为啥上面的答案都提到功耗和频率的三次方增长？这个是不对的。

对于同一个芯片，功耗和频率是正比的。

2，其次，作为一颗芯片，即使降低功耗，也不是降频来实现。而是通过降低电压来实现。

power = V^2/R 。同一芯片的R是可以算不变化的。

芯片的速度下降基本上和电压降成正比。

所以，对于10%的性能差异，大约是30%的功耗节省。

3，假设上面功耗50%的差异是正确的，那么还有20%的差异就是来自低功耗的设计了。

低功耗设计有很多种办法，它们都有一个共同的特点：就是要在多种电路中选择，没法很快完成设计。

所以简单回答问题：做成低功耗的CPU，在设计周期上比普通流程要时间长，而且因为低压，

很可能芯片稳定性不如普通芯片（如果要稳定，也就需要更多时间。）这在目前以快速timing-to-market 为主要目标的芯片行业来说，是一个致命的缺点。（别人一年出一款手机，你3年才出

一款，你就会被市场淘汰，一样的道理）

另外，还有一个快速降低功耗的办法，就是走更高的工艺节点。这个受制于生产厂家工艺和投资。

下面有提到降低电压的风险。对于一般来说，降低10%左右是问题不大的。

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