多核之后，CPU 的发展方向是什么？
一、 更智能、更高效的核心架构和互连技术：
虽然我们谈论的是“多核之后”，但即使在多核的基础上，对单个核心的优化也从未停止。
微架构的持续演进：
指令集架构 (ISA) 的扩展与优化： 例如 AVX（Advanced Vector Extensions）系列指令集，通过增加更宽的向量寄存器和更丰富的向量指令，显著提升了数据并行处理能力，尤其是在科学计算、机器学习、多媒体处理等领域。新的指令集也在不断出现，旨在更高效地处理特定类型的任务。
乱序执行 (OutofOrder Execution) 和预测执行 (Speculative Execution) 的进一步精进： CPU 会尝试预测未来的指令执行路径，并提前执行，以减少流水线停顿。随着核心数量的增加，更复杂的预测算法和更大的执行单元可以更好地利用并行性。
缓存层次结构的优化： 为了应对多核带来的缓存一致性问题和数据访问瓶颈，缓存的容量、速度、一致性协议（如 MESI、MOESI）都在不断优化。共享缓存（如 L3 缓存）的带宽和延迟管理变得尤为重要。
分支预测器的改进： 更精准的分支预测可以减少错误预测带来的性能损失。多级预测、基于历史的预测等技术都在不断发展。
功耗管理和动态频率调整 (DVFS)： 在多核环境下，如何根据不同核心的负载和任务需求，动态地调整核心频率和电压，甚至禁用部分核心，以在性能和功耗之间取得最佳平衡，是至关重要的。
更高效的核间互连技术：
片上网络 (NetworkonChip, NoC)： 随着核心数量的增加，传统的共享总线互连方式会成为瓶颈。NoC 采用类似网络路由的方式连接各个核心、缓存和 I/O，提供了更高的带宽、更低的延迟和更好的可扩展性。不同的 NoC 拓扑结构（如网格、环、星形）都有其优缺点，以适应不同的应用场景。
高速缓存一致性互连： 确保所有核心都能看到一致的内存视图是多核系统的核心挑战。专门的高速缓存一致性互连技术（如基于目录的协议或总线嗅探协议的改进）至关重要，以减少缓存一致性带来的通信开销。
二、 异构计算 (Heterogeneous Computing)：
这是多核之后 CPU 最重要的发展方向之一。它不再是所有核心都相同，而是将不同类型的计算单元集成到同一个芯片上，以实现任务的定制化加速。
CPU + GPU 的融合 (APU/SoC)： 将中央处理器 (CPU) 的通用计算能力与图形处理器 (GPU) 的并行处理能力集成在同一芯片上，实现更紧密的协同工作。这在移动设备、笔记本电脑以及一些服务器应用中非常普遍。
CPU + 专用加速器 (如 NPU, DSP, VPU 等)：
神经网络处理单元 (NPU/AI Accelerator)： 专门为人工智能和机器学习任务设计，能够高效地执行张量计算、矩阵乘法等操作，提供比通用 CPU 更高的性能和能效比。这是当前最热门的发展方向之一，贯穿于从移动端到数据中心的各类计算设备。
数字信号处理器 (DSP)： 擅长处理信号相关的运算，如音频、视频编解码、通信信号处理等，在多媒体和通信领域有广泛应用。
视频处理单元 (VPU)： 专注于视频编解码和图像处理，能够显著提升视频播放、录制和编辑的效率。
安全协处理器 (Secure Enclave/TPM)： 负责处理敏感数据的加密、解密和安全认证，确保系统安全。
加密协处理器： 加速常见的加密算法，如 AES、RSA 等。
大小核 (Big.Little/Hybrid Architecture)：
高性能核心 (Performance Cores)： 用于处理高负荷、计算密集型任务，提供强大的单线程性能。
高能效核心 (Efficiency Cores)： 用于处理低负荷、后台任务或闲置任务，以最低的功耗运行。
任务调度器 (Scheduler)： 负责根据任务的性质和优先级，智能地将任务分配给合适的核心，实现性能和功耗的最佳平衡。例如，Intel 的 Alder Lake 及后续架构，以及 ARM 的 DynamIQ 技术都是典型的异构大小核设计。
三、 面向特定应用场景的优化：
针对不断涌现的新兴计算需求，CPU 的设计也越来越倾向于提供针对性的解决方案。
服务器和数据中心：
海量核心设计： 为了满足服务器端日益增长的并行计算需求，服务器 CPU 的核心数量不断攀升，从几十个核心发展到上百个核心。
内存带宽和容量的扩展： 更多的核心需要更大的内存带宽和更高的内存容量支持。支持 DDR5、LPDDR5 等新型内存技术，以及更多的内存通道，是关键。
缓存一致性和片上互连的挑战： 大量核心带来的缓存一致性开销和通信瓶颈是服务器 CPU 设计的主要难点，需要更先进的互连技术和协议。
安全性增强： 在云环境中，硬件级别的安全隔离和数据保护变得尤为重要，例如 Intel SGX (Software Guard Extensions)、AMD SEV (Secure Encrypted Virtualization)。
加速器集成： 将各种专用加速器（如 AI 加速器、网络加速器）集成到服务器 CPU 中，以提高特定工作负载的效率。
边缘计算和物联网 (IoT)：
极低的功耗： 边缘设备通常对功耗有极高的要求，CPU 需要在保证基本计算能力的同时，实现超低的待机功耗和工作功耗。
实时性要求： 许多 IoT 应用需要实时的响应，CPU 需要支持低延迟的响应机制。
集成度高： 边缘计算设备通常体积小，需要将 CPU、GPU、AI 加速器、网络控制器、传感器接口等多种功能集成到一颗芯片中，形成高度集成的 SoC。
可靠性和耐用性： 许多边缘设备工作在恶劣的环境中，对 CPU 的可靠性和耐用性有更高要求。
高性能计算 (HPC)：
大规模并行计算： HPC 系统追求极致的计算性能，CPU 需要支持大量核心、高内存带宽，并能与 GPU 等其他加速器高效协同。
向量指令集和浮点运算能力： 更强大的向量处理能力和高精度的浮点运算能力是 HPC 的核心需求。
低延迟互连： HPC 系统中的节点间通信延迟对整体性能影响巨大，需要低延迟、高带宽的互连技术，如 InfiniBand。
四、 内存技术和接口的革新：
CPU 的性能也受到内存瓶颈的严重制约。因此，与内存相关的技术也在不断发展。
3D 堆叠和高带宽内存 (HBM)： 将多个 DRAM 芯片垂直堆叠，并通过硅通孔 (TSV) 技术实现高密度和高带宽的连接。HBM 通常与 GPU 或特定加速器配合使用，以解决内存带宽瓶颈。
近内存计算 (NearMemory Computing) / 内存计算 (InMemory Computing)： 将部分计算逻辑直接集成到内存芯片内部或非常靠近内存，以减少数据在处理器和内存之间的移动次数，从而降低延迟和功耗。
CXL (Compute Express Link)： 一个开放的行业标准，旨在提供连接 CPU、加速器、内存和存储设备的新型互连技术。CXL 允许内存共享和扩展，以及加速器之间的互联，从而提高系统的灵活性和效率，缓解内存瓶颈。
五、 新型计算范式和架构的探索：
除了传统的冯·诺依曼架构，研究人员也在探索可能带来颠覆性突破的新型计算范式。
存内计算 (InMemory Computing)： 将计算直接在存储单元中进行，例如利用阻变存储器 (ReRAM)、相变存储器 (PCM) 等新型存储器件的物理特性进行计算，可以大幅降低能耗和数据传输开销。
类脑计算 (Neuromorphic Computing)： 模仿人脑神经网络的结构和工作方式，采用事件驱动、异步处理等机制，特别适合处理模式识别、学习和推理等任务。虽然目前仍处于研究阶段，但有望在未来带来革命性的计算能力。
量子计算： 虽然目前仍处于早期阶段，且与传统 CPU 的定位不同，但量子计算有望在特定领域（如药物研发、材料科学、密码学）实现传统计算无法比拟的计算能力，未来可能与传统 CPU 协同工作。
六、 软件与硬件的协同优化：
CPU 的发展并非孤立的，软件层面的优化也与之相辅相成。
编译器优化： 编译器能够更好地理解和利用多核、异构架构的特性，生成更高效的代码。
操作系统调度器： 操作系统的任务调度器需要能够智能地分配任务到不同类型和数量的核心上，以最大化性能和能效。
应用程序的并行化和优化： 开发者需要编写能够充分利用多核和异构特性的并行应用程序。
总结来说，多核之后 CPU 的发展方向是一个多维度、多层次的演进过程，核心在于：
智能化和精细化： 对单个核心的微架构进行持续优化，提高效率和预测能力。
异构化和定制化： 集成不同类型的计算单元，根据应用场景提供最适合的解决方案。
高效互连和协同： 解决多核之间的通信瓶颈，实现不同计算单元的高效协同。
突破内存瓶颈： 通过新的内存技术和接口提升数据访问效率。
探索颠覆性技术： 关注新型计算范式和架构，为未来计算做好准备。
软件硬件协同： 软件优化与硬件设计紧密结合，共同提升整体计算能力。
这些发展方向相互促进，共同推动着 CPU 性能和能效的不断提升，以满足我们对计算能力日益增长的需求。
网友意见
2020年底给某大厂做过一个报告，包含两部分内容：一部分是关于计算机体系结构，尤其是CPU结构的演变；另一部分关于处理器芯片设计方法。这里把第一部分内容贴出来回答一下这个知乎问题。
- 首先回顾一下计算机体系结构领域三个定律：摩尔定律、牧本定律、贝尔定律。摩尔定律就不用多说了，但想表达一个观点是摩尔定律未死，只是不断放缓。
2. 摩尔定律让芯片上的晶体管数量不断增加，但一个问题是这些晶体管都被充分用起来了吗？最近MIT团队在《Science》上发表了一篇文章《There’s plenty of room at the Top: What will drive computer performance after Moore’s law?》，给出他们的答案：显然没有！
可以来看一下MIT团队开展的一个小实验（见下面PPT）：假设用Python实现一个矩阵乘法的性能是1，那么用C语言重写后性能可以提高50倍，如果再充分挖掘体系结构特性（如循环并行化、访存优化、SIMD等），那么性能甚至可以提高63000倍。然而，真正能如此深入理解体系结构、写出这种极致性能的程序员绝对是凤毛麟角。
问题是这么大的性能差异到底算好还是坏？从软件开发角度来看，这显然不是好事。这意味着大多数程序员无法充分发挥CPU的性能，无法充分利用好晶体管。这不能怪程序员，更主要还是因为CPU微结构太复杂了，导致软件难以发挥出硬件性能。
如何解决这个问题？领域专用架构DSA（Domain-Specific Architecture）就是一个有效的方法。DSA可以针对特定领域应用程序，定制微结构，从而实现数量级提高性能功耗比。这相当于是把顶尖程序员的知识直接实现到硬件上。
3. 第二个定律是牧本定律（也有称“牧本波动”）。1987 年， 原日立公司总工程师牧本次生(Tsugio Makimoto，也有翻译为牧村次夫，故称为“牧村定律”) 提出，半导体产品发展历程总是在“标准化”与“定制化”之间交替摆动，大概每十年波动一次。牧本定律背后是性能功耗和开发效率之间的平衡。
对于处理器来说，就是专用结构和通用结构之间的平衡。最近这一波开始转向了追求性能功耗，于是专用结构开始更受关注。
4. 第三个定律是贝尔定律。这是Gordon Bell在1972年提出的一个观察，具体内容如下面的PPT所述。值得一提的是超级计算机应用最高奖“戈登·贝尔奖”就是以他的名字命名。
5. 贝尔定律指明了未来一个新的发展趋势，也就是AIoT时代的到来。这将会是一个处理器需求再度爆发的时代，但同时也会是一个需求碎片化的时代，不同的领域、不同行业对芯片需求会有所不同，比如集成不同的传感器、不同的加速器等等。如何应对碎片化需求？这又将会是一个挑战。
6. 这三个定律都驱动计算机体系结构向一个方向发展，那就是“DSA”。如何实现DSA，这又涉及到两个方面：
- 为了追求性能功耗，有三条主要的设计原则（见下面PPT）；
- 为了应对碎片化需求，则需要发展出处理器敏捷设计新方法。（这个回答就不介绍敏捷设计方法了）
7. 在谈一些具体技术之前，我们可以先总体看一下过去几十年CPU性能是如何提升的。下面这页PPT列出了1995-2015这二十年Intel处理器的架构演进过程——这是一个不断迭代优化的过程，集成了上百个架构优化技术。
这些技术之间还存在很多耦合，带来很大的设计复杂度。比如2011年在Sandy Bridge上引入了大页面技术，要实现这个功能，会涉及到超标量、乱序执行、大内存、SSE指令、多核、硬件虚拟化、uOP Fusion等等一系列CPU模块和功能的修改，还涉及操作系统、编译器、函数库等软件层次修改，可谓是牵一发动全身。（经常看到有人说芯片设计很简单，也许是因为还没有接触过CPU芯片的设计，不知道CPU设计的复杂度）
8. 处理器内部有非常复杂的状态，其状态变化是由程序驱动的。也就是说，处理器状态取决于程序行为（见下面PPT），而CPU体系结构层次的优化思路就是发现程序行为中的共性特征并进行加速。
如何发现程序行为中的共性特征，就是处理器优化的关键点，这需要对程序行为、操作系统、编程与编译、体系结构等多个层次都有很好的理解，这也是计算机体系结构博士的基本要求。这也是为什么很多国外的计算机体系结构方向属于Computer Science系。
题外话：这两天看到国内成立集成电路一级学科，这是一个好消息。不过要能培育CPU设计人才，在课程设计上不要忽视了操作系统、编程与编译这些传统计算机科学的课程。
9. 举两个发现热点应用和热点代码、并在体系结构层次上优化的例子。一个例子是发现在不少领域TCP/IP协议栈五层协议（L5Ps）存在很多大量共性操作，比如加密解密等，于是直接在网卡上实现了一个针对L5Ps的加速器，大幅加速了网络包处理能力。另一个例子是这次疫情导致云计算数据中心大量算力都用来做视频转码，于是设计了一个硬件加速器专门来加速视频转码，大幅提升了数据中心效率。
10. 发现和识别这种热点应用和热点代码并不容易，需要由很强大的基础设施和分析设备。比如Google在其数据中心内部有一个GWP工具，能对整个数据中心应用在很低的开销下进行监测与统计，找到算力被那些热点程序/代码消耗，当前的CPU哪些部件是瓶颈。比如GWP显示在Google数据中心内部有5%的算力被用来做压缩。
正是得益于这些基础工具，Google很早就发现AI应用在数据中心中应用比例越来越高，于是开始专门设计TPU来加速AI应用。
11. 下面分别从三个方面来介绍体系结构层面的常见优化思路：减少数据移动、降低数据精度、提高处理并行度。
首先看一下如何减少数据移动。第一个切入点是指令集——指令集是程序语义的一种表达方式。同一个算法可以用不同粒度的指令集来表达，但执行效率会有很大的差别。一般而言，粒度越大，表达能力变弱，但是执行效率会变高。
12. 通用指令集为了能覆盖尽可能多的应用，所以往往需要支持上千条指令，导致流水线前端设计（取指、译码、分支预测等）变得很复杂，对性能与功耗都会产生负面影响。
13. 针对某一个领域设计专用指令集，则可以大大减少指令数量，并且可以增大操作粒度、融合访存优化，实现数量级提高性能功耗比。下面PPT的这组数据是斯坦福大学团队曾经做过的一项研究，从这个图可以看出，使用了“Magic Instruction”后，性能功耗比大幅提升几十倍。而这种Magic Instruction其实就是一个非常具体的表达式以及对应的电路实现（见PPT右下角）。
14. 第二个减少数据移动的常用方法就是充分发挥缓存的作用。访存部件其实是处理器最重要的部分了，涉及许多技术点（如下面PPT）。很多人都关注处理器的流水线多宽多深，但其实大多数时候，访存才是对处理器性能影响最大的。
关于访存优化，也有一系列技术，包括替换、预取等等。这些技术到今天也依然是体系结构研究的重点，这里就不展开细讲了。
15. 不再展开介绍访存优化技术，就选最近比较热的内存压缩方向介绍一下。
IBM在最新的Z15处理器中增加了一个内存压缩加速模块，比软件压缩效率提高388倍，效果非常突出。
16. 英伟达也在研究如何在GPU中通过内存压缩技术来提升片上存储的有效容量，从而提高应用性能。
17. Intel在访存优化上很下功夫，可以通过对比两款Intel CPU来一窥究竟。Core 2 Due T9600和Pentium G850两块CPU，工艺差一代，但频率相近，分别是2.8GHz和2.9GHz，但性能差了77%——SPEC CPU分值G850是31.7分，而T9600只有17.9分。
频率相当，为何性能会差这么多？事实上，G850的Cache容量比T9600还要小——6MB L2 vs. 256KB L2 + 3MB L3。
如果再仔细对比下去，就会发现这两款处理器最大的区别在于G850适配的内存控制器中引入FMA（Fast Memory Access）优化技术，大幅提高了访存性能。
18. 第二类体系结构优化技术是降低数据精度。这方面是这几年研究的热点，特别是在深度学习领域，很多研究发现不需要64位浮点，只需要16位甚至8位定点来运算，精度也没有什么损失，但性能却得到数倍提升。
很多AI处理器都在利用这个思路进行优化，包括前段时间日本研制的世界最快的超级计算机“富岳”中的CPU中就采用了不同的运算精度。因此其基于低精度的AI运算能力可以达到1.4EOPS，比64位浮点运算性能（416PFLOPS）要高3.4倍。
19. IEEE 754浮点格式的一个弊端是不容易进行不同精度之间的转换。近年来学术界提出一种新的浮点格式——POSIT，更容易实现不同的精度，甚至有一些学者呼吁用POSIT替代IEEE 754（Posit: A Potential Replacement for IEEE 754）。
RISC-V社区一直在关注POSIT，也有团队实现了基于POSIT的浮点运算部件FPU，但是也还存在一些争论（David Patterson和POSIT发明人John L. Gustafson之间还有一场精彩的辩论，另外找机会再介绍）。
20. 体系结构层次的第三个优化思路就是并行。这个题目中提到的“多核”，就是这个思路中一个具体的技术。除了多核，还有其他不同层次的并行度，比如指令集并行、线程级并行、请求级别并行；除了指令级并行ILP，还有访存级并行MLP。总之，提高处理并行度是一种很有效的优化手段。
以上是关于计算机体系结构尤其是CPU结构优化思路的一个大致梳理，供大家参考。总结来说就是两点结论：
- 领域专用体系结构DSA是未来一段时间体系结构发展趋势；
- 体系结构层面3条优化路线——减少数据移动、降低数据精度、提高处理并行度。
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