如何看待 IBM 已开发出全球首个 2 nm芯片？这对芯片行业来说有什么重要的意义？
IBM 宣布成功开发出全球首个 2nm（纳米）制程工艺芯片，这无疑是半导体行业的一项里程碑式的突破。这项技术不仅代表着人类在微电子制造领域的又一次飞跃，更对整个芯片产业乃至未来科技发展具有深远的影响。下面将从技术细节、行业意义以及未来展望等方面进行详细阐述。
一、 技术突破的细节：2nm 制程究竟意味着什么？
1. 制程工艺的进化：
“纳米”的含义： 制程工艺的“纳米”通常指的是晶体管栅极的长度，或者是更广泛地代表了芯片制造的最小特征尺寸。虽然 2nm 制程的定义可能略有不同，但核心是实现了更小的晶体管尺寸。
晶体管的缩小： 简单来说，2nm 制程意味着 IBM 能够将更多的晶体管“塞进”同一块硅片中。相对于前一代的 5nm 或 7nm 工艺，2nm 工艺的晶体管尺寸更小，间距更窄。
“GateAllAround”（GAA）晶体管架构的演进： 为了实现如此微小的尺寸，传统的 FinFET（鳍式场效应晶体管）架构已经遇到了物理极限。IBM 在其 2nm 芯片中很可能采用了更先进的晶体管架构，例如 GateAllAround (GAA) 或其变种。在 GAA 架构中，栅极不再是围绕着通道的“鳍”，而是完全包裹着通道的“纳米片”或“纳米线”。这种设计可以提供更好的栅极控制，减少漏电流，提高性能和能效。
纳米片与纳米线： 早期 GAA 技术采用了纳米线，但纳米线体积小，容易出现饱和问题。而纳米片则具有更大的横截面积，可以提供更好的电荷传输能力，并且更容易与现有的制造流程兼容。IBM 可能采用了垂直纳米片的结构，这有助于进一步提高器件的集成密度。
材料科学的进步： 实现如此精细的结构，对制造材料也提出了极高的要求。IBM 需要使用更先进的半导体材料（如高迁移率材料），以及更精密的刻蚀、沉积和光刻技术来制造这些微小的晶体管。
突破物理极限： 当晶体管尺寸缩小到几个纳米时，量子效应（如量子隧穿）会变得显著，导致漏电流增加，功耗上升，性能下降。IBM 的 2nm 工艺能够在一定程度上克服这些物理限制，实现更优的性能和能效比。
2. IBM 的具体贡献与技术亮点：
多层纳米片堆叠： IBM 巧妙地利用了“多层纳米片堆叠”的技术。这意味着他们并没有简单地将纳米片做得更薄，而是通过垂直堆叠多个纳米片来实现更小的芯片面积，同时保持通道的有效宽度，从而获得更好的电流驱动能力。
先进的光刻技术： 要制造如此精细的图案，需要极高分辨率的光刻技术。IBM 可能利用了下一代的光刻技术，例如高数值孔径（HighNA）的极紫外（EUV）光刻技术，或者其他更先进的掩模版技术和曝光策略。
创新的互连技术： 随着晶体管密度的增加，芯片内部的互连线也变得越来越密集和复杂。IBM 需要开发更高效的互连材料和技术，以减少信号延迟和功耗。
二、 对芯片行业的重要意义：
IBM 的 2nm 芯片突破，对整个芯片行业而言，其意义是革命性的，体现在以下几个方面：
1. 性能的飞跃：
更快的计算速度： 更小的晶体管意味着更短的信号传输路径和更低的电容，从而显著提高处理器的时钟频率和计算速度。
更高的运算密度： 在同等面积的芯片上，可以集成更多的晶体管，这意味着处理器能够执行更复杂的计算任务，并处理更多的数据。
2. 能效的显著提升：
更低的功耗： 更小的晶体管在开关过程中消耗的能量更少。GAA 架构的优势在于能够更好地控制栅极，减少漏电流，从而大幅降低待机功耗和动态功耗。
更长的电池续航： 对于移动设备（如智能手机、笔记本电脑）和物联网设备来说，更低的功耗意味着更长的电池续航时间，极大地提升了用户体验。
数据中心的绿色化： 在大规模数据中心领域，能效的提升意味着更低的能源消耗和更少的散热需求，有助于降低运营成本，实现绿色计算。
3. 产品小型化与集成度的提升：
更小的设备尺寸： 芯片面积的缩小使得设备可以做得更小巧、更轻薄，为智能手机、可穿戴设备等小型化电子产品的发展提供了空间。
更丰富的功能集成： 在有限的芯片面积内集成更多功能单元（如CPU、GPU、AI加速器、内存控制器等），实现更高级别的系统级芯片（SoC）设计，提升产品的集成度和竞争力。
4. 驱动半导体制造技术的进步：
光刻技术的革新： 2nm 制程的实现，将进一步推动光刻技术的进步，特别是对 HighNA EUV 等下一代光刻设备的需求将更加迫切。
新材料的应用： 为了克服尺寸缩小带来的物理限制，将不断探索和应用新的半导体材料，如二维材料、高介电常数材料等。
制造工艺的优化： 为了实现如此精密的制造，需要更先进的蚀刻、沉积、清洗、检测等工艺，这将促使整个半导体制造生态系统的技术升级。
5. 推动人工智能（AI）、5G/6G 等前沿技术的发展：
AI 算力提升： AI 模型越来越复杂，对算力要求极高。2nm 芯片能够提供更强的计算能力和更低的能耗，为训练和部署更大型、更先进的 AI 模型提供硬件支持。
5G/6G 通信： 更快的处理速度和更低的延迟对于实现高速、低延迟的 5G 和未来的 6G 通信至关重要。
自动驾驶与物联网： 更强大的计算能力和更低的功耗，将加速自动驾驶汽车的普及，并推动物联网设备的智能化发展。
6. 产业链的重塑与竞争格局：
技术壁垒的提高： 2nm 制程的掌握，意味着极高的技术门槛和巨额的研发投入，这将进一步拉开领先芯片制造商与其他公司的差距，巩固行业领导者的地位。
供应链的挑战： 确保 2nm 制程的稳定生产，需要高度依赖上游的设备、材料和 EDA（电子设计自动化）工具供应商。这将促使整个供应链进行协同创新和升级。
新的竞争机遇： 尽管技术门槛很高，但能够掌握 2nm 制程的国家和企业，将在未来的科技竞争中获得巨大的战略优势，可能会吸引更多的投资和人才。
三、 未来展望与挑战：
虽然 IBM 的 2nm 芯片是一项重大突破，但其实现商业化量产仍然面临一些挑战：
制造成本： 新一代制造技术的研发和量产，通常伴随着高昂的成本。如何降低 2nm 制程的生产成本，使其能够被广泛应用，是一个重要的课题。
良品率的提升： 在微观层面进行如此精密的制造，良品率的控制是关键。 IBM 需要在后续的量产过程中不断优化工艺，提高良品率。
生态系统的支持： 2nm 芯片的性能优势需要软件和硬件生态系统的支持才能充分发挥。例如，操作系统、编译器、应用软件都需要进行相应的优化。
前沿的探索： 在 2nm 之后，半导体行业还将继续探索 1nm 甚至更小的制程工艺，以及新的计算架构和材料，以应对未来日益增长的计算需求。
总而言之，IBM 开发出全球首个 2nm 芯片，不仅仅是技术上的一个数字上的进步，更是对人类计算能力、能源效率和产品形态的一次深刻重塑。它预示着一个更强大、更智能、更节能的未来，并将继续推动科技进步的滚滚向前。对于芯片行业而言，这是一次巨大的飞跃，它将激励整个行业不断探索创新，迎接未来的挑战和机遇。
网友意见
首先澄清下几点：
IBM开发的含义
新闻报道的几nm芯片工艺包含几种不同情况，比如实验室做出器件，产线风险量产，大规模量产等等。
目前有能力生产10nm以下先进工艺芯片的只有台积电和三星，而投资一条最新5nm产线需要100亿美元。
由于IBM并没有10nm以下先进工艺晶圆厂，所以这里开发2nm技术的芯片是在IBM的Albany研究机构中心做出来的，而非大规模量产（有时候IBM做的SOI，器件基底， 用的一些材料等等细节区别就不说了，很多跟量产并不一样，性能提升表现也不同）。
芯片生产的单位是晶元（wafer），12英寸的晶元直径300mm，能切割出很多片芯片（die），取决于芯片的面积与工艺的良率。
由于先进工艺非常昂贵，所以良率决定了wafer的切割出的完好的die的数目，直接决定芯片的成本，非常重要，否则做一片亏一片。
因此一个工艺从实验室做出来，到大规模生产，需要漫长的良率爬坡过程。良率也是检验一个芯片代工厂工艺水准的重要指标之一。之前知乎有人提问：为什么台积电的16/20nm工艺到今天还在用，但是10nm工艺几乎在7nm工艺出现的瞬间就被淘汰了？
就是因为10nm初期良率不好，出样延迟，同年苹果A11和麒麟970也表现不佳，而采用了三星10nm工艺的骁龙835则是一代神U。后来台积电很快就转入到良率更好的7nm。
在业内只有良率达到一定程度，芯片大规模量产才能出货，最终变成产品送到消费者手中。所以历代工艺IBM的开发都早于台积电量产时间：
7nm：IBM 2015年开发，台积电2018年量产；
5nm：IBM 2017年开发，台积电2020年量产；
2nm：IBM 2021年开发，台积电量产预计2024年了。
2nm代号
这里的2nm并不是物理上的2nm，而是等效节点“Equivalent Nodes”，是表示从5nm，3nm工艺演进而来的下一代工艺的“代号”。
芯片工艺的nm原本是指MOS管的最小沟道长度，也就是栅极最小长度，但沟道太短会因为短沟道效导致器件漏电剧增。所以16/14nm开始就采用了鳍式场效应（FinFET）晶体管，从最左边的平面结构变成中间的立体结构，接触面积增大漏电减少。发明FinFET的正是梁孟松的老师加州大学伯克利分校的胡正明教授。
原本平面结构时代，每一代工艺的cell边长缩短到0.7X，那么整体面积就是0.7*0.7=0.49，大概密度翻倍。如果工艺改进不足一代，就按照中间节点half node命名，大体面积缩小遵循0.7X。但是转入立体结构后，栅极长度不再是实际沟道长度了，只是表示上一代的密度演进：
粗糙理解写作：
16/14nm*0.7=10nm；
10nm*0.7=7nm；
7nm*0.7=5nm；
5nm*0.7=3nm；
3nm*0.7=2nm；
台积电工艺路线图和密度如下：
三星工艺路线：
三星工艺节点密度：
三星先进工艺Std Cells示意图，多晶硅栅的最小中心距(CPP)及金属的最小中心距（MMP）在HD，uHD，HP的尺寸：
台积电和三星的2nm进度
目前官方消息，台积电和三星均已经量产5nm，台积电已经量产改进版5nm工艺N5P，A15首发预计秋季到来。
2021年底，台积电4nm风险量产，全新节点3nm风险量产。
2022年，台积电量产4nm工艺。4nm与5nm兼容，可以移植，主要是扩大EUV使用范围，降低成本。苹果或联发科首发。
2022年下半年，量产3nm工艺，苹果A16首发。晶体管密度提高：SRAM为1.2倍，逻辑为1.7倍。
至于2nm节点，2020年台媒就报道过台积电在2nm研发有重大突破，已成功找到路径，将切入环绕式栅极 (gate-all-around，GAA)技术。官方说开发环型FET（GAAFET）2nm CMOS节点正在顺利进行中，预计最早要到2024了。
而三星已决定在3nm导入GAA技术，2nm没有进一步消息。台积电的3nm工艺进一步增加EUV层，继续使用FinFET，不需要全新IP和EDA工具，这成为对三星基于GAA的3nm的直接竞争优势，到时候三星的良率就是竞争关键点了。
其实如果TSMC 3nm用5T做的话（还是FinFET），Density就将达到300MTr/mm2左右。这次IBM的330MTr/mm2的密度是用三层GAA做的：
未来2nm乃至进一步的1nm世代量产是否顺利大概看以下几个关键点：
高数值孔径（0.55NA）EUV光刻机进度（imec，ASML）；
新的EDA工具开发（Synopsys，Cadence，Mentor）；
器件nanosheets，Forksheets良率（TSMC，Samsung）
High-NA EUV光刻
2021年2月SPIE高级光刻会议上，ASML PPT给了深紫外线（DUV）和极紫外线（EUV）曝光系统的最新信息：
EUV系统要输出CO2激光，把液滴生成器生成的锡滴打碎，产生EUV光，再导向焦点，通过多次反射收集，效率很低，因而光源功率一直是个大问题。最早能用的标准0.33数值孔径（NA）NXE：3400B是250W，用于三星和台积电用于7nm和5nm以及三星1z DRAM生产。
现在是改进的NXE：3400C，而新的NXE：3600D预计2021晚些时候开始发货，采用模块化容器，减少更换液滴收集器时间，提高吞吐量。
2022或更晚才交付的是0.55NA的高NA系统，EXE：5000系统和EXE：5200。
当前的0.33NA系统一次曝光大约30nm的间距，EUV层都是单次的。2022些时候台积电的3nm工艺应该就有EUV多重曝光了，之前imec路线图给出的是3nm和2nm的是EUV的SADP或SALELE，1.5nm之后才引入高数值孔径（High NA）EUV，但具体取决于ASML和各大Fab具体导入的考虑，包括时间、成本。
不过High NA EUV虽然对于EUV SADP来说很必要，又进一步提高光源功率，但价格必然更贵，还有多少客户用得起也是个问题。
器件细节就不详细说了，之前有IEDM的文章很详细：
一些参考文章：
自从上世纪末（2000年前）乘着微机（小黑本）的东风火了一把之后，
20年，股票价格保持20年基本不动。
家底厚啊，隔几年卖一个部门，一直支撑到现在。
如果是IBM的研发能力+华为的产业化能力，其他人没法活啊。
当然，现在政治环境下，概率太低了。
也就是感慨一下。
等良率上来再说。。
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