用人工智能来设计芯片有可行性么？ 第1页

其实 AI辅助logic IC design的实验室实例在早两年就有了，本质是要简化码农手调HDL硬逻辑的复杂性，缩短芯片设计周期，让领域性算法硬件在软件工程师主导的编程项目中快速迭代，进而在硬件与AI 算法之间发展出一种共生关系，进一步推动AI云端和硬件定制需求，也进而让开发工具成为护城河。 目前已知是Intel, Google, Xilinx, DARPA等都在投入这方面的研发和并购；

首先看看Intel收购eASIC的动机，它的商业模式介于传统Fabless和芯片设计服务公司之间。eASIC本质上是提供了一种生产流程简洁+功耗低+成本低但是性能也略弱版本的芯片（介于ASIC-FPGA），同时eASIC也提供基于这些芯片的“AI辅助design service”。这种一次性半定制芯片思路不错…写残了换一片再写，代价是流片后就无法再修改逻辑。但正确的定位应该是，eASIC是通向AI SdC的一条路径，而FPGA不是；但目前看来eASIC这样的SdC design service路线虽是方向但并不成熟，难度之一是制造/封装的硬迭代成本及其经济效益的掣肘，以及AI硬件本身就有很多异构思想，需要整合非冯结构/多时钟/不同指令长度的混构就成为了挑战…

另外对于“高级代码->RTL->GDS”的逻辑综合，这也是AI能否完成逻辑实现的关键，Xilinx为此已经买下3-4家公司了，自动综合也是主要面向AI任务及其workload的领域性需求，所以局部场景/算法的端到端HLS是当前可用的，比如用在低精度高层数MAC的神经网络推理任务，尤其是基于片上资源比较丰富的FPGA系统，还可以把控制部分的RTL代码独立出去交给平台或是三方ISV提供，进一步降低针对专用NN程序的逻辑综合难度，这样一来，参与任务编程的电路就仅承担DL模型的计算/ I/O和workload。但是这种高效端到端的synthesis对于通用处理器是没有可操作性的。

再说Google，曾经是发过一篇论文讨论用AI进行芯片布局并给出了实验室流片数据，文章发在了ArXiv论文集上面（点击链接），感兴趣的可以看看；大概证明的是AI在对芯片设计的过程数据进行了学习之后（+强化学习），算法能在24小时内为TPU或是RISC-V CPU项目输出图版设计（我有怀疑），且PPA极为优异，甚至可以模拟不同工艺下的PPA代价（当然EDA本身也可以）。这样设计的芯片应该更适用于当下AI算法的需求，倘若极大缩短了芯片设计周期，那么在硬件与AI算法之间就存在了一种共生关系，会进一步推动彼此进步；这个价值在于在可接受的PPA下，能在短时间完成芯片的布局就更有利于软硬件敏捷设计 —— 这个比较近似Intel寄予厚望的通向SdC Design service的eASIC半定制芯片。

另外，Google在这个AI程序里使用的layout/routing方法比以往复杂，为此还构建了一个图神经网络，这个GCN就是用来辅助处理电路网表中的非欧几何数据，但网表本身尺寸就足够有复杂性了（数百万到数十亿个节点）；这个过程最终会完成宏模块、时钟树和标准单元等布局布线的最优解，并遵守对布局密度和布线拥塞的约束，达到最优解的PPA（Floorplan布局规划的挑战就是要确定模块尺寸/位置/形状/宏模块摆放规则/路由/时钟等综合考量）。另外，Google还搞到了一个十分完整的PDK套件来免费给任何人使用（Skywater提供）里面包括了：design rules文档、晶体管spice仿真库、standard cell以及IP的各类库文件(verilog, cdl, lef, lib, spice)和GDS器件版图的验证参数等，目前这个PDK就托管在github供人下载。这样一来，就不单纯是云端EDA的用意了，更多是要做eASIC那种的SdC design service，再组合自己的AI辅助设计和算法商城，把Fabless的主要工作上云，并且降低设计门槛，尤其对于domain specific的算法团队和软件工程师能提供一种更友好、更统一的编程工具（可以联想Intel OneAPI）。

另外DARPA的电子复兴计划也有这方面的研究，我查了一下，也有知友回答过，基于的一个前提就是认为当前典型芯片设计周期是12-36个月，特别是logic IC的更小工艺节点上，自动化布局的算法就更复杂且任务量更加庞大了，因此DARPA资助了Synopsys和Cadence分别启动POSH和IDEA项目，希望研发一种基于AI算法的芯片敏捷设计平台来简化logic design…

BTW：我也在寻找国内能够scale的、domain specific的统一编程/编译项目。