为什么ASIC的频率可以达到GHz，而FPGA只能达到几百MHz？

这个问题触及到ASIC（专用集成电路）和FPGA（现场可编程门阵列）在设计理念、物理实现和性能上的核心差异。简单来说，ASIC之所以能跑GHz级别，而FPGA通常止步于几百MHz，主要是因为ASIC是为了特定功能“量身定做”，在电路设计和物理布局上可以做到极致优化，而FPGA的灵活性是以牺牲部分性能为代价的。

咱们掰开了揉碎了说：

1. 设计理念的根本差异：量身定做 vs. 万金油

ASIC（专用集成电路）：为特定任务而生。
想象一下，你要造一辆专门用于参加F1赛车的车辆。你可以投入海量资源，精心设计每一个零件的形状、材质、空气动力学，甚至发动机的每一个燃烧室的细节，目的只有一个：在赛道上跑得飞快。
ASIC的设计流程就是这样。一旦确定了芯片的功能（比如一个特定算法的加速器、一个网络路由器的核心处理器），工程师们就开始从零开始设计每一个逻辑门、每一个晶体管的布局、连接方式。这意味着，所有的电路都是为这个特定任务而优化的，没有一点多余的设计，也没有为了通用性而妥协的地方。
核心优势：极致的性能、低功耗、小面积。因为是为特定功能而优化，所以电路路径最短、逻辑延迟最低，功耗也最低。

FPGA（现场可编程门阵列）：功能灵活，通用性强。
FPGA更像是乐高积木，你可以用一套标准化的组件（比如查找表LUT、触发器、DSP块、RAM块）通过编程来组合出各种各样的数字电路功能。你可以把它配置成一个处理器，也可以配置成一个图像处理器，或者一个网络接口控制器。
它的灵活性来源于其内部的可编程连接和可编程逻辑单元。这些可编程性是通过额外的晶体管来实现的，比如在查找表（LUT）中存储逻辑功能，以及通过可编程开关（如SRAM或反熔丝）来连接不同的逻辑单元和输入输出引脚。
核心优势：快速原型开发、上市时间短、可重构性。你不需要重新流片（制造芯片），只要更改程序就能改变功能。
性能的代价：这些可编程的连接和通用逻辑单元会引入额外的延迟。想象一下，在乐高积木之间传递信号，需要经过更多的连接点和开关，每个点都会消耗一点点时间。

2. 物理实现与时序路径的差异

这才是导致频率差异最直接的原因。

ASIC的物理布局与布线：
在ASIC设计中，一旦逻辑功能确定，工程师会进行详细的物理设计，包括：
布局（Place）：将逻辑门、寄存器等元件放置在芯片的特定位置。
布线（Route）：将这些元件之间的连接线通过金属层进行连接。
在ASIC的物理设计阶段，目标就是最小化关键路径的延迟。关键路径是指逻辑信号需要经过的最长序列的门和线延迟。为了降低关键路径的延迟，ASIC设计者可以做到以下几点：
定制化晶体管尺寸：根据电流驱动能力和速度需求，精确调整每个晶体管的宽度和长度。速度快的门，可以设计得更“粗壮”，驱动能力更强，但面积和功耗也更大。
最优化的逻辑门选择： ASIC库提供了大量不同速度、功耗、面积的逻辑门（例如，一个简单的“与门”就有好几种不同速度和驱动能力的实现方式）。设计师会根据时序要求，选择最合适的门来构建电路。
优化的金属布线：在布线阶段，ASIC工具会尽量缩短信号线长度，选择电阻和电容更小的金属层进行连接，并可以插入缓冲器来增强信号驱动能力，减小信号在长线上的延迟。布局和布线是高度优化的，力求让每一个信号路径都尽可能快。
全定制设计（尤其是在关键路径上）：对于某些性能极其关键的部分，甚至会采用全定制的方式，精确到每个晶体管的结构和尺寸，以及每条互连线的具体参数。

FPGA的物理布局与布线：
FPGA的内部结构是固定的，由大量的可编程逻辑块（CLB，通常包含LUT和触发器）和可编程互连线组成。当你在FPGA上实现一个逻辑功能时，设计工具会做以下工作：
映射（Map）：将你的HDL（硬件描述语言）代码中的逻辑功能映射到FPGA的查找表（LUT）中。一个LUT通常可以实现最多6个输入和一个输出的组合逻辑。
打包（Pack）：将多个 LUT 和触发器打包成一个逻辑块（CLB）。
布局与布线（Place and Route）：这是FPGA设计中最耗时也对性能影响最大的部分。工具需要决定：
CLB的选择与放置：将你的逻辑功能分配到芯片上哪个具体的 CLB 中。
互连线的连接：如何通过芯片上预先设计好的、由可编程开关组成的互连线网来连接这些 CLB 和 I/O 端口。
FPGA互连的瓶颈：
固定互连资源： FPGA的布线资源是预先设计好的，并且是共享的。你需要通过这些“通道”来连接你的逻辑块。
可编程开关的延迟：连接不同的逻辑块需要通过一系列可编程的开关（比如 SRAM 控制的传输门或多路选择器）。每一个开关都会引入固定的延迟，而且信号可能需要经过多个这样的开关才能到达目的地。
布线长度不可控：相对于ASIC可以精细控制布线长度，FPGA的布线长度很大程度上取决于布局布线工具的优化程度，以及芯片内部互连资源的拥塞程度。信号在较长的布线上会有更大的 RC（电阻电容）延迟。
普遍性的逻辑单元： FPGA的 LUT 是通用型的，能够实现任意6输入逻辑，但这种通用性是以牺牲特定逻辑门的效率为代价的。例如，一个简单的AND门，在ASIC中可能只需要12个晶体管，而在FPGA中，可能需要一个LUT（包含多个晶体管）来完成。

3. 关键路径延迟的对比总结

| 特征 | ASIC | FPGA |
| : | : | : |
| 逻辑单元 | 定制化逻辑门：为特定功能设计，晶体管尺寸、结构最优。 | 通用查找表（LUT）：能够实现多种逻辑组合，但相对通用，每个 LUT 内部以及其输入输出可能引入额外延迟。 |
| 互连线 | 定制化布线：最短路径、最优金属层、可插入缓冲器，由专业EDA工具精确优化。 | 预设互连网络：由可编程开关组成，信号经过路径长且包含串联开关，引入固定延迟和长度不确定性。 |
| 时序优化 | 极致优化关键路径：通过调整逻辑门、缓冲器插入、布线策略，使关键路径延迟最小化。 | 受制于固定结构：优化依赖于工具将设计映射到固定逻辑块和互连线上，布线绕线和拥塞是主要限制因素。 |
| 信号完整性 | 精细控制：可以针对性地设计信号驱动强度、终端匹配等。 | 受限于通用接口：信号在多级互连和可编程开关中可能衰减和失真更大，需要更多的buffer。 |
| 时钟网络 | 专门的时钟树：为最小化时钟偏移而设计，可以根据需求灵活布置时钟缓冲器和延迟单元。 | 预设的全局时钟网络：虽然有良好的时钟分配网络，但信号的传播路径最终会影响时钟到达逻辑块的时间点。 |
| 对最高时钟频率的影响 | 更低的门延迟和线延迟允许设计者在更短的时间周期内完成一个时钟周期内的所有逻辑操作，因此能达到更高的时钟频率（GHz级别）。 | 更高的门延迟和线延迟是主要瓶颈。即便最快的FPGA，其基础的逻辑单元和互连的延迟就比ASIC要大。这些累积的延迟限制了其最高时钟频率，通常在几百MHz到1GHz左右，高端FPGA可以达到更高的频率，但要付出更大的设计努力和资源代价。 |

举个例子：

假设我们要实现一个简单的加法器。

ASIC设计：工程师会从ASIC库中选择一个速度最快、尺寸适合的加法器IP核（预先设计的标准电路模块），或者直接利用物理设计工具根据逻辑功能快速生成一个最优化的加法器电路，其中每个与门、或门、异或门都可能是经过精细调整的。布线会直接将这些门连接起来，尽量缩短线长。整个过程追求的是从输入到输出的时间最短。
FPGA设计： FPGA设计工具会将这个加法器的逻辑分解成几个LUT（查找表）。例如，一个4位加法器可能需要几个LUT来完成。这些LUT会被映射到芯片上的某个CLB（可编程逻辑块）中。然后，工具会通过FPGA内部的、预设的、可编程的布线通道将这些CLB连接起来，同时还要考虑这些CLB之间的距离以及布线通道的拥塞情况。信号在从一个CLB传输到另一个CLB时，需要经过多个可编程开关，这些开关本身就有延迟。因此，即使逻辑功能是相同的，FPGA的实现路径总延迟通常比ASIC要高。

总结一下： ASIC之所以能跑GHz，是因为它能做到“为性能而生”的极致优化，从晶体管级别到全局布线，每一个环节都可以为速度和效率量身定制。而FPGA的“万金油”属性，其灵活性来自于可编程的硬件结构，而这些可编程的硬件单元和连接（如LUT、可编程开关）本身就引入了比ASIC定制化逻辑和布线更高的延迟，这就限制了它的最高时钟频率。所以，与其说FPGA只能达到几百MHz，不如说它的设计和实现方式决定了其在同等工艺下，时钟频率通常会低于ASIC。当然，对于那些对时钟频率要求不是那么苛刻，或者需要快速原型验证、灵活更新的场景，FPGA仍然是无与伦比的选择。

网友意见

人生第一次啊……竟然上了100赞……好多知乎上一直关注的学长和前辈们还有大V都给点了赞我好受鼓舞啊:-D谢谢大家

其实如果是搞FPGA结构或者CAD的话，这些都是基础了，本人也只是个大四狗还在学习中。。。

看到点赞的基本都是搞IC的，你们都是我前辈，请指教:-D 以后我一定好好学习努力答题233 :-D

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为什么实现同样的电路，asic频率总是（几乎是一定）比FPGA要高？简单来看这是FPGA在要求“可重构”的特性时对速度做出的妥协。FPGA为了满足可重构的特性，被设计成了一个岛状的逻辑块矩阵电路，每个逻辑块里又有很多个相同的子逻辑块，每个子逻辑块中有要实现任意电路的各种元素，比如LUT（逻辑查找表），用于组合逻辑的构成，和FF（flip-flop，即触发器）用于时序电路的构成。逻辑块之间是布线管道，其中有各种固定长短的线（segment）和连接这些线的开关们（switch）。一块Asic电路要实现一个逻辑电路，只需按照你的电路设计图纸按原样把电路刻在芯片上，里面加法器就是你在数电课本中看到的加法器，乘法器就是你所熟知的乘法器，导线也是你熟悉的不能再熟悉的，没有中断的一根金属线而已。

而FPGA呢？加法器可能已经不是你知道的那个加法器了（当然高端FPGA都有加法器的hard logic这个另算），它已经被FPGA综合工具变成了一堆LUTs，没错，就是前面所说的这些逻辑元素。乘法器同理。导线呢？不是一根不间断的直导线了，它首先要从一个逻辑块出发，先经过一个开关，进入布线管道，然后前面遇到了一个Switch Box（假设是Altera家的板子），也就是十字路口，经过十字路口中的开关跳转，它可能左拐了，然后又遇到一个SB，……几经周折，终于到了目的逻辑块的门口，又要经过一个开关，进入目的逻辑块和里面的逻辑元素相连，就这样构成一个可能再普通不过的加法器、乘法器，等等。

所以FPGA为什么频率肯定没有Asic高你现在一定清楚了。第一，实现同样的功能，FPGA需要更大的面积，在更大的面积的情况下，即使用纯导线，其导线总长度（或严格一点，critical path的导线长度）也要比asic的电路长吧？第二，其实也是最重要的一点，就是布线结构（routing architecture）非常复杂，一条导线从a到b，一般总要经过几个开关，而这些开关都是有延时的，这个延时非常大，是FPGA频率不得提高的主要原因。

上图中粉色线为一整条等电平的“导线”，又臭又长。asic看到了肯定会嫌弃有没有啊……

上图绿色方块是一个SB！粉色线还是刚刚那条“导线”。注意是“一条”导线哦。现在知道FPGA中导线们的十字路口有多复杂了吗？

（工具用的是VPR [2]，学术界的开放综合工具。商业工具看不到这么详细的routing arch）

实际上，题主这个问题在06年已经被多伦多大学的课题组调研过了[1]，他们的研究表明，对于一个只有组合和时序逻辑（没有memory等）的电路来说，平均下来，在FPGA上实现需要40倍于asic电路的面积，3~4倍的关键路径延时，和12倍的功耗。而这里面其实吧，大多数都是布线结构的锅。面积上，布线结构一般要占FPGA总面积的60~70%左右，延时上，这个数字只会更高。所以FPGA的布线结构和布局布线算法是一个FPGA领域中很重要的一个研究方向。

要使FPGA做到完全和asic速度一样快应该是不可能的，这是由它的可重构特性直接决定的。但折中的办法不是没有，比如我前面提到hard logic，就是把一些通常使用频次很高的逻辑电路直接以asic的方式嵌入到FPGA里面，比如加法器乘法器等等，一旦要用到它们，也就不用再像以前那样用好多个逻辑块来造它了，这样就减小了面积、提高了速度、降低了功耗。现在高端一点的FPGA里面不仅有这些加法乘法器的小玩意，还有存储器，DSP，微处理器等等。它们的目的都是相同的，就是为了在保证可重构特性的情况下，尽量拉近与asic电路的距离，提高性能。

为了提高速度，还有很多方法，比如用流水线对逻辑做分段等等，这里就不多说啦。题主还有什么问题还都可以问我~

Ref:

[1]. I. Kuon and J. Rose, “Measuring the gap between FPGAs and ASICs,” in Proceedings of the Internation Symposium on Field Programmable Gate Arrays (FPGA ’06), Monterey, California, USA, ACM Press, New York, NY, Feb. 22–24, 2006, pp. 21–30.

[2]. J. Rose, J. Luu, C. Yu, O. Densmore, J. Goeders, A. Somerville, K. Kent, P. Jamieson, and J. Anderson. The VTR Project: Architecture and CAD for FPGAs from Verilog to Routing. In ACM/SIGDA Int. Symposium on Field-Programmable Gate Arrays, pages 77–86, 2012.

[3]. V. Betz, J. Rose, A. Marquardt, “Architecture & CAD For Deep- Submicron FPGAs”, Kluwer Academic Publishers, 1999.

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