为什么RISC-V将超越ARM？
以下将详细阐述 RISCV 有可能超越 ARM 的多个关键方面：
1. 开放性和免版税的巨大优势：
无许可费用，降低成本和门槛： 这是 RISCV 最核心的优势。ARM 授权其 ISA 并收取高昂的许可费用，这对初创公司、小型企业以及预算有限的研究机构来说是一个显著的门槛。而 RISCV 是开源的，任何人都可以自由地使用、修改和分发其 ISA，无需支付任何版税。这极大地降低了芯片设计的成本和进入门槛，使得更多创新者能够参与到处理器设计中。
加速创新和多样化： 免版税的特性鼓励了对 RISCV 的广泛探索和创新。开发者可以根据特定需求定制 ISA，开发出高度优化的处理器，而不是被 ARM 的固定 ISA 所限制。这种灵活性催生了多样化的设计，从低功耗的物联网设备到高性能的服务器芯片，各种定制化的 RISCV 核心正在涌现。
避免供应商锁定： 采用 ARM 意味着对 ARM 公司存在一定的依赖性。如果 ARM 改变其授权策略、产品路线图或市场定价，用户可能会面临风险。RISCV 的开放性消除了这种供应商锁定的风险，为用户提供了更大的自主权和长期稳定性。
2. 极高的灵活性和可定制性：
模块化设计： RISCV 采用模块化设计，拥有一个基础整数指令集（I）和一系列可选的扩展（M 乘除法，A 原子操作，F 单精度浮点，D 双精度浮点，C 压缩指令等）。这允许设计者只包含他们需要的指令集，从而在性能、功耗和面积之间取得最佳平衡。例如，一个简单的微控制器可能只需要基础的 I 指令集，而一个高性能的 AI 加速器则可能需要矢量扩展（V）等更复杂的指令。
自定义指令扩展（Custom Extensions）： 这是 RISCV 最强大的功能之一。用户可以创建自己的自定义指令扩展，将特定功能的硬件加速逻辑直接集成到 ISA 中。这对于需要高效处理特定任务的应用场景（如 AI 推理、信号处理、安全加密等）至关重要。通过自定义指令，可以显著提高性能并降低功耗，这是传统固定 ISA 难以实现的。ARM 也提供了一些可配置选项，但其灵活性和开放性远不及 RISCV 的自定义扩展。
面向特定应用优化的能力： 这种灵活性使得 RISCV 能够针对各种利基市场和新兴应用进行深度优化。例如，在边缘计算、人工智能、自动驾驶、5G 通信等领域，都可以设计出针对特定工作负载高度优化的 RISCV 处理器，从而在性能和效率上超越通用型的 ARM 处理器。
3. 强大的生态系统建设和快速发展：
全球性的协作和社区驱动： RISCV 由 RISCV International 组织管理，这是一个由全球众多公司和学术机构组成的开放联盟。这种社区驱动的模式汇聚了全球顶尖的芯片设计人才和资源，加速了标准制定、工具链开发和 IP 核的成熟。
丰富的工具链支持： 随着 RISCV 生态系统的发展，GCC、LLVM 等主流编译器和调试器对 RISCV 的支持日益完善。同时，各种 EDA 工具、仿真器、硬件调试器等也都在积极适配 RISCV。虽然 ARM 的工具链生态已经非常成熟，但 RISCV 的发展速度非常惊人，正在迅速追赶并提供更多选择。
丰富的 IP 核资源： 越来越多的公司和机构开始提供各种性能和功能的 RISCV IP 核，涵盖从低功耗嵌入式核心到高性能应用处理器。这为芯片设计者提供了丰富的组件选择，可以快速构建自己的 SoC。
大型科技公司和政府的支持： 包括阿里巴巴、华为、SiFive、Western Digital、Intel 等在内的众多大型科技公司都在积极投入 RISCV 的研发和应用。同时，一些国家和地区也将 RISCV 列为国家战略，大力推动其发展。这种广泛的支持为 RISCV 的普及和生态系统的成熟提供了强大的动力。
4. 适用于新兴和颠覆性技术领域：
人工智能和机器学习： RISCV 的自定义指令扩展能力使其成为 AI 和 ML 加速器的理想选择。可以为特定的神经网络模型和算法设计高效的硬件单元，实现更高的计算密度和能效比。
物联网和边缘计算： 在对功耗、成本和尺寸有极高要求的物联网和边缘计算设备中，RISCV 的灵活性和低功耗设计潜力得到了充分发挥。可以根据具体应用需求，设计出高度优化的微控制器和边缘 AI 芯片。
高性能计算和数据中心： 虽然 ARM 在高性能计算领域仍处于追赶状态，但其服务器级核心如 Neoverse 系列也在不断进步。而一些 RISCV 项目也致力于开发高性能的服务器级处理器，凭借其可定制性和开放性，有望在特定场景下提供竞争优势。
安全和专用芯片： RISCV 的开放性和可定制性使其在安全领域具有独特优势，例如可以集成定制化的加密模块或安全执行环境，满足特定的安全需求。
RISCV 可能超越 ARM 的挑战和需要注意的地方：
尽管 RISCV 前景光明，但要真正“超越”ARM，仍然面临一些挑战：
生态系统的成熟度： ARM 拥有数十年的生态系统积累，包括大量的软件、操作系统支持、开发工具、以及经验丰富的开发者。RISCV 生态系统虽然发展迅速，但在软件优化、成熟度、以及开发者数量上仍需时间来赶超。
性能上的差距： 在高端高性能领域，ARM 的 CortexX 和 Neoverse 系列已经非常成熟，并具备很高的性能。RISCV 要在这些领域与 ARM 竞争，需要持续的研发投入和技术突破。
软件生态的迁移成本： 对于已经高度依赖 ARM 生态系统的开发者和企业来说，迁移到 RISCV 需要投入时间和资源来适配软件、工具链和开发流程。
碎片化风险： RISCV 的高度灵活性也可能带来碎片化风险。如果厂商过度定制 ISA，导致软件兼容性问题，可能会阻碍生态系统的健康发展。RISCV International 也在努力通过标准化和推荐的扩展来缓解这个问题。
总结：
RISCV 不会像一夜之间那样全面取代 ARM，但凭借其开放性、灵活性、可定制性以及免版税的商业模式，它正以一种循序渐进且颠覆性的方式，在多个领域挑战并有机会超越 ARM。
在成本敏感、对性能和功耗有特定优化需求的领域，如物联网、嵌入式系统、AI 推理芯片等，RISCV 已经显示出强大的竞争力，并且这种优势会越来越明显。
在高性能计算和服务器领域，RISCV 也在快速追赶，其可定制性有望带来新的解决方案。
长远来看，RISCV 的开放性和社区驱动的模式，使其更有潜力孕育出更广泛、更多样化的创新生态，最终可能在芯片设计领域占据主导地位。
可以说，RISCV 不是要简单地复制 ARM，而是提供了一种新的范式，允许更广泛的参与者参与到处理器设计中，并创造出为特定应用量身定制的、更高效、更经济的解决方案。这种力量的释放，是 RISCV 有潜力超越 ARM 的根本原因。
网友意见
近几年间在中/美走访过一些RISC-V基金会和创业项目。从厂商的视角推测，假想差不多10年左右的技术迭代期限，RISC-V技术代际不会挑战Intel，但有可能会挑战ARM M-core，应不会挑战到A-core。
- 商业模式上： IP授权才是效益池。以RISC-V的血统，形成稳定传承的公版家族和发展公版生态十分重要的，这是避免IP碎片化和避免芯片产品无法赚钱的关键因素，也是流片成本摊薄并形成普遍经济效益的重要因素。RISC-V在这方面的短板是显而易见的：低代价自由授权+厂商随意定义/增删指令的模式(尤其基础指令)使得标准公版延续无法得到保护，进而软件和编译器生态所依仗的向后/向前兼容性也不稳固，碎片化不可避免，MIPS在多个方面亦是前车之鉴。与之相对比，RISC家族里的产品化实力和经济效益都很好的当然是ARM，质优+量足+门槛低+大规模流片应用的信誉，收敛了大量公版IP授权案例，比如Qcom虽然自己做CPU，也逐渐转向ARM公版，多快好省；而其严格管控的Architectural-license更是通过ARM design services驱动大厂投入ARM设计，进一步验证和发扬了ARM指令架构和IPs的信誉，同时经历大量workloads的洗礼验证；此外，ARM又十分重视拥抱商业EDA生态以及Fab合作，输出了大量设计工具和IP。而反观RISC-V，当下全球有一个百亿级晶体管密度的商用案例么？
- 技术生态上： 如今RISC-V的声音不小，当然，RISC-V能够大幅简化电路，但对复杂应用拆解要么增加操作数牺牲性能，要么增加指令集又把系统复杂化，比如标准版下其SIMD指令就没有真正堪用的，唯一可用的Hwacha向量指令集(开源)本质上还是协处理器，连乱序执行流水线都整合不进去，更不用说做编译器层优化了；而进一步讲，所谓的复杂指令集实际是在电路层给这些操作建立shortcuts，需要经年累月的设计积累和workload验证，都是有晶圆面积代价的。这种情形下，就会限制芯片用途的想象力了，DSA的碎片化和软件生态会成为掣肘，而做通用芯片尤其是CPU的短期市场侵彻可能性是微小的。以及，提一句EDA库，稍大型的商用设计都需要大调RTL，毕竟RISC-V的应用实例少，参考工具不多，很多不能拿来直接用，需要适配经典IP以及开发出新的IP族，这也需要漫长演进以及牺牲晶圆面积代价，最终究竟是在通用领域或是专精领域沉淀出成果还未可知，但至少要形成自己的公版授权生态和装机量，才不至于IP碎片化而带来的窄赛道和低经济效益。此处不妨回顾一下历史：ARM有今天成绩，DEC功不可没，老DEC真是有不少财宝的，INTC凭借那次收购StrongARM的IP资源、设计经验积累以及door keeper级别的人才才稳步攻入服务器市场的，而ARM的真正商用也受益于DEC遗产；想象一下，RISC起源的时期有诸多大鲸：IBM Power, SPARC, ALPHA …最终仅有ARM一骑绝尘，倘若没有DEC，ARM也会遇到今天RISC-V的满地碎片局面。
- 未来几年，RISC-V会有一些消费侧IoT的小实例，但由于IP碎片化而不容易赚钱，很难挑战ARM-M，不会挑战到A，更不会挑战x86版图。而另一个掣肘是，目前可见开发RISC-V芯片项目有三种方式，一是购买商用IP，二是参考开源代码，三是理想化的从零自研（总不会从第1个管子开始画起）。而若从美国的RISC-V商用IP厂商购买IP，则会受EAR管制，比如不能出售IP及提供服务给华为；若采用开源代码或自行开发，目前看不受管制，但需要避免被标准组织终止会员资格，以及美国社区仍可能做出限制。
引用一句戴伟民先生的讲话：Intel X86和ARM的IP授权虽然给中国带来了繁荣，但却是不自主和不可控的。而架构授权虽然不自主，但是可控且可以繁荣的。基于M-Core、MIPS Alpha的CPU则是自主、可控但不繁荣的。希望中国的CPU可借助RISC-V做到自主、可控、繁荣，并且持续性创新。
年初的时候，在内部的技术论坛里，发布了参加去年底RISC-V summit大会时的一些心得感受。公关部的同事觉得不错，就推荐给了外边的媒体CSDN，反响还可以。因为篇幅的要求以及数据安全等方面的考虑，其实CSDN上的文章已在原文的基础上砍掉了一半，很多精华被抹杀，也搞得上下文有些不太连贯，但是为此差点和编辑急了。不过现在也不便把被砍掉的那一半再贴出来。此处仅保留了对RISC-V基金会七大常委和阿里巴巴平头哥等一些头部玩家的评论。
十二月湾区的阴雨霏霏，但却并没有降低人们从世界各地涌来硅谷，参加RISC-V 2019 Summit大会的热情，因为这次大会必将是RISC-V的群星闪耀时刻。与会者中也包括不远万里，从杭州和上海赶来的四位阿里巴巴平头哥IoT团队的同学，我作为阿里巴巴达摩院计算技术实验室的一员，也有幸参加了这次开源硬件界的顶级会议。
当下RISC-V基金会的Board of Directors共有七位，分别代表了七家公司或大学，即SiFive、UC Berkeley，NXP，NVIDIA，Microchip，Western Digital以及Bluespec。这七家可谓是RISC-V组织里的七大长老。这次大会七大长老几乎也全部到齐。
如果说RISC-V为计算机架构开辟出了一片清明的天空，那这七大长老就好比这片RISC-V天空中的北斗七星。
RISC-V北斗七星
下面我将不失偏颇地以个人评判为准绳，来将这七家公司和大学对号入座到北斗七星的星位。并按照各家所做Presentation的先后顺序以及文章结构之需要，来介绍他们。当然关于下文中的星象观点，大家见仁见智，喜欢占星术的人也许会从中看出完全不同的RISC-V天象。
天权-UK Berkeley
天权又名文曲，北斗第四星。作为RISC-V七长老中唯一的学术机构，由David Patterson教授在Board of Director中所代表的UC Berkeley，当之无愧文曲星的称号。十年前，RISC-V诞生于UC Berkeley，如今在世界各地开枝散叶，也许UC Berkeley可以自豪地说一句：天下RISC-V皆出我！
这次的大会上，Patterson做了一个关于为物联网和嵌入式系统定制的Benchmark - Embench的介绍。继上次Hotchip 2019后，这是我时隔四个月，再次见到这位大师。
Patterson指出，35年前开发出的Dhrystone，早该寿终正寝了。特别是在IoT和Embedded System领域，需要一个全新的Benchmark标准。所以他们推出了Embench，目前由下列20个 测试程序组成，而不是像Dhrystone那样是一个综合的程序。
Patterson认为对于像Embedded System这样Memory寸土寸金的地方，Code Size和Performance一样重要。所以他展示了ZTH的RI5CY这款核，在不同的GCC优化以及ISA Extension下，对Code Size和Performance的影响。
同时他质疑为了些许性能提升而使Code Size大增的价值所在。比如使用像Loop Unrolling，Inline Procedure这样的优化可能提速1到1.5倍，但Code Size却增加2到3倍，那这样对Embedded System来说还是不可取的。
最后他又比较了Embench在不同的Architecture， 以及不同的GCC Option下的Code Size，如下图所示。很明显ARM还是有一定优势的，不过Patterson也指出过去几年RISC-V GCC 的进步也不小，和ARM的差距在不断地缩小。
对此，我有一点小小的想法，如果用ArmCC而不是GCC来在ARM上跑Embench，那RISC-V和ARM的差距会不会更大？后面NXP的一个演讲也多少证实了我的这个想法。
开阳-SiFive
开阳又名武曲，北斗第六星。武曲星又为财帛宫主星，也以财星著称。由于UC Berkeley和SiFive的渊源，一文一武，一个踏踏实实做学术，另一个风风火火做商业，倒是相得益彰。
这次RISC-V Summit 2019上，作为七大长老中唯一的Ruby Sponsor，要数SiFive的场子最大，演讲最多。要说SiFive的IP Core Portfolio还是比较全的，同时在工具链和开发环境上也有不俗的表现。
下面仅就SiFive报告中的两场做些介绍，一场是Security Platform，另一场关于Vector Processor。
Security的重要性不言而喻，特别是现在有了无处不在的物联网，毕竟谁也不想哪天卧室里的天猫精灵被黑了，半夜开始讲鬼故事，或者你的Tesla在该踩刹车时，反而加速并用最大的音量演奏《啊朋友再见》。
虽然这种魔幻现实主义风格的恶意攻击很少出现，但IC、IP、IQ卡的密码，以及位置信息，通信记录这些敏感数据，却是攻击者一直觊觎的对象，而类似于Meltdown、Spectre这样的硬件漏洞，为直接攻击硬件而获取超级权限提供了便利途径。
如果在RISC-V这样开放的指令集架构上设计Encryption、Root of Trust等保护措施，便有可能从源头遏制对硬件的攻击，比如对Cache的攻击。这次SiFive便介绍了SiFive shield安全平台，支持Crypto Engine、Secure Boot等功能。
虽然SiFive列出了很多安全解决方案，但是其中相当一部分还没有正式Release。
同样，他家的Vector Processor也还没有做Official Announcement，所以具体信息不太多，而且演讲人在互动回答阶段，对相关的细节问题也是语焉不详。
摇光-Western Digital
摇光又名破军，北斗第七星。以Western Digital这几年在RISC-V社区里的冲劲和愿景，倒是很契合破军星这个先锋队的名字。下面一张图反映了Western Digital在RISC-V圈里的发展史和未来规划。
大会上Western Digital介绍了三款自研的SweRV RISC-V 核, 其中SweRV Core EH2号称是第一个商用嵌入式双线程RISC-V核。
Western Digital主要将SweRV用在自家的Flash Controller里，以Western Digital在存储行业的占有率和出货量，如果他的HDD和Flash都用自研的RISC-V，那他们定下的1 Billion的RISC-V核出货量的目标应该很快就能实现。
同时Western Digital还展示了一个名为OmniXtend的支持Cache Coherence的互联架构。
这个架构既支持点到点互联，也支持通过Programmable Switch互联。这种片间互联是通过高速的Ethernet，而不是相对较慢的PCIe。值得注意的是，Habana Training芯片也是用Ethernet来实现RDMA，以达到多片互联的。
Western Digital展示了当前几种互联架构的比较，包括炙手可热的由Intel提出的CXL架构。如果单纯从这张表来看，OmniXtend确实存在一定的优势。但现在除了SiFive与Western Digital合作去验证OmniXtend外，即便在RISC-V社区内，OmniXtend也并没有打开太大局面，更别说打入由X86主导的Data Center领域。
不过值得肯定的是，Western Digital将OmniXtend以及SweRV一起开源并贡献给了CHIPS Alliance。CHIPS Alliance的主席Zvonimir Bandic也在大会上做了一个Keynote Speech。这家组织旨在开发并促进高质量开源硬件，开发诸如RISC-V、Neural Network Accelerator、PCIe这样的通用IP，以及软件设计工具，以降低芯片开发设计成本。
我们平头哥的戚肖宁博士代表阿里担任CHIPS Alliance的Governance Board Member，同时也是另一家开源组织OpenHW Group的Board Director。
天枢-NXP
天枢又名贪狼，北斗第一星。至于为什么把北斗第一星位给了NXP，如果非要找个理由的话，我只能说NXP的一位演讲者来自英国，拥有浓厚的苏格兰口音以及一个苏格兰姓氏Boggie。
苏格兰的Boggie先生为大家带来了一款名为SESIP的Security Meta-Framework。Boggie表示现在业界及各国的Security Standard、Certification太多，供应及成本都是问题。所以他们希望以NXP在IoT Security方面的优势，来做一些统一化的努力。
另外NXP也给了一场关于Code Size的演讲，主讲人展示了两款安全软件i.MX 及CryptoLib在ARM和RISC-V上Code Size的比较。有意思的是，这个Cryptolib在RISC-V上，比用了ArmCC后在ARM Cortex M4上的Code Size大很多。主讲人也说这个有些出乎意料，需要再研究一下。
这也印证了之前我在Patterson演讲的介绍里提到的一点疑惑。由于Code Size的大小对于Embedded System可谓生死攸关，如果RISC-V的Compiler及架构能在这方面不断拉近和ARM的距离，必定会加速业界对RISC-V的Adoption。
天璇-Microchip
天璇又名巨门，北斗第二星，巨门入命宫，主人口才好。鉴于Microchip的Keynote Speaker讲了好几个小故事，就把这个星位给他家了。
Microchip在过去的几年里收购了MicroSemi以及Atmel，在FPGA领域投入很大。这次主推了他们的PolarFire SoC FPGA Flatform并包括Libero SoC IDE开发工具，支持RISC-V以及ARM。
这款SoC是将ASIC的RISC-V多核以及FGPA混合在一起，上图中深绿色为以低功耗64-Bit的Multi-Core RISC-V为核心的Microprocessor Subsystem，其中4个核是Cache Coherent的Application Cores，另一个作为Monitor Core。而黄色的部分是可编程的FPGA，根据需求的不同，Microchip提供从25K到460K不等Logic Elements（LEs）的选项。FPGA部分还提供诸如额外的Peripheral，特定的算法加速器这样的扩展。
Microchip的网站对比了PolarFire和其他基于SRAM的SoC FPGA，通过一种CoreMarks Per Watt的比较方式，体现了PolarFire在功耗方面的显著优势。
灵活性和拓展性由FPGA来提供，而High Performance由RISC-V的ASIC来保证，确实是一种不错的架构混搭。当然真正的样片要到2020年三季度才能出来，让我们拭目以待吧。
天玑-NVIDIA
天玑又名禄存，北斗第三星，据传为财富之星。以NVIDIA的财大气粗，拥有天玑这个星位算是名至实归。
早在2016年， NVIDIA就宣布放弃已使用多年的In-House Falcon（FAst Logic CONtroller）架构，转而使用RISC-V作为GPU内部的Embedded Micro-Controllers。而且NVIDIA也在别的产品中使用了RISC-V，比如在其Multi-Die AI Inference Engine RC18中便使用基于Rocket的RISC-V。
不过关于NVIDIA自研RISC-V方面的消息很少，这次的大会他们也没有做任何的演讲。
玉衡-Bluespec
玉衡又名廉贞，北斗第五星。“自古廉贞最难辨”这句话代表了古人对于这颗捉摸不定的星的费解程度。用这颗星代表Bluespec也算恰如其分，它在这次的大会上也没有任何演讲，只好像在展厅里有一个不太起眼的展台，淹没在其他的RISC-V群星当中。所以我不得不拜访他们的网站，去一窥究竟。
从其网站看，Bluespec算是All in RISC-V了。除了自家开源的两款用BSV写的RISC-V核Piccolo（3-Stage, In-Order Pipeline）和Flute (5-Stage, In-Order Pipeline)外， Bluespec的侧重点是一套叫RISC-V Factory的工具，提供从评估，开发，验证，一站式服务。目前支持Rocket，RISCY以及自家的RISC-V核。可惜网站上信息很少，我一时也找不到关于这款工具的更多资料。
最后说说阿里平头哥 （我原文里其实说平头哥是夜里中最亮的星—北斗星，有天文常识的朋友应该都懂的北斗七星和北极星之间的关系：D）
北斗七星光彩照人，但在我眼里，夜空中最特别的星星无疑是我们阿里平头哥。
先让数据说话，下面这张图来自平头哥IoT团队陈晨同学在RISC-V Summit大会上的Slide。
通过和现今一些主流的RISC-V核比较，在单核CoreMark/MHz这个硬核指标上，平头哥的Xuantie910（玄铁910）还是遥遥领先的。
除了上面的比较外，我又搜集了一个更全面些的RISC-V核列表，总结如下，包括一些在大会上Announce的RISC-V核。
从表中可以看出除了SiFive 还没有揭开他们最新的U84的神秘面纱外，其他RISC-V与玄铁910还是有一定差距的。比如和玄铁910跑分最接近的SweRV EH2也是在激活双线程后，才堪堪和玄铁910拉近了距离（其单线程模式下，SweRV EH2的CoreMark跑分只有4.9）。
关于玄铁910的一些介绍，请详见下图，从2019年7月玄铁910官宣以来，这还是我第一次看到如此详细的对外宣介。虽然当初官宣时，消息占满了国内外各大头条，但是其中的概述根本无法满足人们对这个RISC-V跑分王的强烈兴趣。甚至当时还有媒体乱分析说，7.1 CoreMark跑分是16核加在一起的，其水平只相当于好几年前ARM的A系列核的水平。
这次大会上的分享再次彻底地粉碎了这种谣言。当时现场的参会人员无不高举手机不停地对Slide拍照，饕餮着这次难得的分享。
除了上面所述的玄铁910，陈晨又简要介绍了超低功耗架构的玄铁902，其实9系列里还有906，玄铁大家庭里还有8系列，整个产品线覆盖了从嵌入式系统，低功耗IoT，到高性能Data Center，车载系统的各类不同需求。
虽然我并没有参与玄铁的研发，但作为平头哥的一员，我也感到非常自豪，我想每一个阿里人也会感到自豪！
阿里AIS震旦团队 （原文里形容为南斗天府星）
阿里AIS的震旦编译器团队与平头哥交相辉映。这次大会上，震旦编译器团队也带来了与达摩院计算技术实验室以及平头哥IoT团队的合作成果，在震旦编译器上实现RISC-V的Vector指令以支持IoT领域的AI应用加速。
当RISC-V的Vector指令集扩展刚刚出来时，震旦团队就已经开始布局在LLVM上对其支持。
由于IoT对硬件资源“锱铢计较”的特性，震旦编译器精准地选取出一个Vector扩展指令中最小子集，旨在降低硬件架构设计复杂度的同时，最高效率加速AI模型。
可以看到无论是在指令数减小（指令数的多寡直接影响Code Size的大小）还是模拟器给出的性能提速方面，震旦编译器在应用了定制的Vector指令后，都有惊艳表现。
作为一个诞生了才10年的CPU架构，比起正值盛年的ARM，RISC-V还算是个少年。但仅从这第二届RISC-V峰会的参与人数，关注度来看，这个少年已经屹立于芯片行业的强林了。
梁任公在《少年中国说》中有言：“惟思既往也故生留恋心，惟思将来也故生希望心；惟留恋也故保守，惟希望也故进取；惟保守也故永旧，惟进取也故日新”。衷心祝愿RISC-V这个少年，苟日新，日日新，又日新！
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近年来，全球范围内对乌克兰的支持确实呈现出显著增加的趋势，这一现象涉及多重因素，包括国际局势、地缘政治博弈、信息传播、经济援助、民族主义情绪以及国际社会的集体反应。以下从多个角度详细分析这一现象的成因： 1. 俄乌战争的爆发与国际社会的集体反应 战争的爆发：2022年2月，俄罗斯对乌克兰发动全面入侵.............
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《是大臣》《是首相》等政治剧之所以能在编剧缺乏公务员经历的情况下取得成功，主要源于以下几个关键因素的综合作用： 1. 构建政治剧的底层逻辑：制度与权力的结构性认知 政治体制的系统性研究：编剧可能通过大量研究英国议会制度、政府运作流程、政党政治规则（如议会制、内阁制、党鞭系统等）来构建剧情。例如.............
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关于“剧组中男性可以坐镜头箱而女性不能”的现象，这一说法可能存在误解或过度泛化的倾向。在影视拍摄中，镜头箱（通常指摄影机或固定设备）与演员的性别并无直接关联，但若涉及性别差异的讨论，可能与以下多方面因素相关： 1. 传统性别刻板印象的延续 历史背景：在传统影视文化中，男性常被赋予主导、主动的角.............
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