为什么CPU的制程不能跨代发展？
CPU制程的“代沟”：为何不能跳级？
我们常听到CPU制程又进步了，从10nm到7nm，再到现在的5nm、3nm，甚至更小的节点。这种数字上的进步，就像汽车排量、手机像素一样，似乎是越小越好，越先进越牛。但你有没有想过，为什么CPU的制程不能像坐火箭一样，一下子从10nm直接跳到1nm，或者从5nm直接跨到0.5nm？这背后，藏着一段关于物理极限、工艺挑战和成本考量的复杂故事。
简单来说，CPU的制程，也就是我们常说的“纳米（nm）”节点，并不是一个固定的测量单位，而是一个市场营销的命名方式，它大致代表了芯片上晶体管的栅极长度或者金属互连线的宽度等关键尺寸。随着技术发展，这个数值一直在缩小，每一次缩小都意味着我们可以在同样大小的芯片上塞进更多的晶体管，从而提升性能、降低功耗。
那么，为什么不能“跳级”呢？主要有以下几个原因：
1. 物理极限的严苛考验：
想象一下，我们要制造一个越来越小的开关，这个开关就是晶体管。随着尺寸不断缩小，我们遇到的物理学上的难题也越来越棘手。
量子隧穿效应： 当导线的宽度缩小到几个纳米时，电子就可能“穿过”本不该通过的绝缘层，就像幽灵一样。这会导致漏电，让晶体管无法可靠地关闭，从而引发错误和功耗增加。为了克服这一点，我们需要设计更复杂的结构，使用更先进的材料，但这都需要精密的控制，无法一蹴而就。
光刻技术的瓶颈： 制造CPU最关键的步骤是“光刻”，也就是用紫外线光将电路图案“印”到硅晶圆上。我们用的光越短，能刻画出的细节就越精细。但光线本身有衍射的限制，就像你用一个粗笔头去画一根极细的线，即使你再怎么小心，线条也会有模糊的边缘。目前，行业正在向EUV（极紫外光刻）技术迈进，它的波长更短，可以刻画更小的图案，但EUV设备的研发和制造本身就极其复杂昂贵，而且要进一步缩小尺寸，还需要在EUV基础上进行更多改进，例如多重曝光、先进掩模等技术，这些都需要时间积累和验证。
材料的限制： 随着晶体管尺寸的缩小，传统的硅基材料在某些方面开始显现不足。例如，栅极绝缘层需要更薄，但太薄的绝缘层容易漏电。于是，我们引入了“高介电常数（highk）”材料，以及“金属栅极（metal gate）”技术。这些材料的引入和集成，都需要大量的研发和工艺优化，不可能一下子就找到完美的解决方案。
2. 工艺的迭代与积累：
CPU的制造不仅仅是缩小尺寸，它是一个极其庞大且复杂的系统工程，涉及到数千道工序，每一道工序都必须精准无误。
化学、物理、工程的协同： 制程的进步，是化学（蚀刻、沉积）、物理（光刻、材料特性）、机械（设备控制）等多个学科的深度融合。每一次制程节点的演进，都需要在这些领域都取得突破性的进展，并且能够将这些技术稳定地整合到大规模生产线中。这就像建造一栋摩天大楼，你不能只专注于把砖块做得更小，还需要考虑结构力学、材料强度、施工效率等等，每一个环节都需要反复试验和优化。
良率的挑战： 新的制程节点，尤其是在初期，良率（可以正常工作的芯片占总生产量的比例）通常很低。原因可能是新工艺带来的缺陷，或者设备尚未完全成熟。只有经过大量的生产实践和数据分析，才能不断提高良率，使其达到商业可接受的水平。如果直接跨越几个制程节点，良率将面临巨大的不确定性，这对于高昂的研发和生产成本来说是难以承受的。
设计与制程的匹配： CPU的设计（比如晶体管的结构、内部布局）需要与特定的制程工艺相匹配。每一个制程节点都有其设计规则和参数。如果制程跳级，原有的设计方法和工具可能就不再适用，需要重新开发和验证一套全新的设计流程，这同样需要时间和大量投入。
3. 成本的现实考量：
CPU的制造是世界上最昂贵的制造活动之一，尤其是在芯片制造最前端的“晶圆厂”。
巨额的研发投入： 研发新的制程技术，特别是像EUV这样的尖端技术，需要投入天文数字般的资金。每向前推进一个制程节点，都意味着巨额的研发费用、设备采购费用和人力成本。
设备的更新换代： 制造CPU的设备，如光刻机、蚀刻机等，都是极其复杂且昂贵的。例如，ASML的光刻机，特别是EUV光刻机，一台就价值数亿美元。每次制程的进步，都可能需要购置全新的设备，或者对现有设备进行大规模的升级改造。如果制程跳级，这意味着要一次性投入巨额资金购买尚不成熟或者尚未完全验证的新一代设备，风险极高。
市场接受度与投资回报： 芯片制造商需要考虑投资回报。每一次制程的升级，都旨在通过提升性能、降低功耗来吸引消费者和企业客户，从而获得更高的利润。如果直接跨越几个制程节点，可能会因为技术不稳定、良率低而导致产品无法按时、按质交付，或者成本过高而失去市场竞争力。
总结：
CPU制程的发展，不是简单地把数字往小了写，而是一个循序渐进、不断积累和优化的过程。它受到物理学基本定律的限制，需要克服极其复杂的工程技术挑战，并且要考虑高昂的研发和生产成本。每一次制程节点的更新，都是无数科学家、工程师辛勤工作的结晶，是技术、资金、市场等多方面因素综合作用的结果。
因此，CPU的制程就像是一部史诗般的进化史，每一步都走得小心翼翼，稳扎稳打。我们不能要求它一口吃成个胖子，也不能期望它像科幻电影里那样，瞬间完成质的飞跃。正是这种“不能跨代”的发展模式，才保证了我们今天能够用上性能强大、日益进步的CPU。
我们常听到CPU制程又进步了，从10nm到7nm，再到现在的5nm、3nm，甚至更小的节点。这种数字上的进步，就像汽车排量、手机像素一样，似乎是越小越好，越先进越牛。但你有没有想过，为什么CPU的制程不能像坐火箭一样，一下子从10nm直接跳到1nm，或者从5nm直接跨到0.5nm？这背后，藏着一段关于物理极限、工艺挑战和成本考量的复杂故事。
简单来说，CPU的制程，也就是我们常说的“纳米（nm）”节点，并不是一个固定的测量单位，而是一个市场营销的命名方式，它大致代表了芯片上晶体管的栅极长度或者金属互连线的宽度等关键尺寸。随着技术发展，这个数值一直在缩小，每一次缩小都意味着我们可以在同样大小的芯片上塞进更多的晶体管，从而提升性能、降低功耗。
那么，为什么不能“跳级”呢？主要有以下几个原因：
1. 物理极限的严苛考验：
想象一下，我们要制造一个越来越小的开关，这个开关就是晶体管。随着尺寸不断缩小，我们遇到的物理学上的难题也越来越棘手。
量子隧穿效应： 当导线的宽度缩小到几个纳米时，电子就可能“穿过”本不该通过的绝缘层，就像幽灵一样。这会导致漏电，让晶体管无法可靠地关闭，从而引发错误和功耗增加。为了克服这一点，我们需要设计更复杂的结构，使用更先进的材料，但这都需要精密的控制，无法一蹴而就。
光刻技术的瓶颈： 制造CPU最关键的步骤是“光刻”，也就是用紫外线光将电路图案“印”到硅晶圆上。我们用的光越短，能刻画出的细节就越精细。但光线本身有衍射的限制，就像你用一个粗笔头去画一根极细的线，即使你再怎么小心，线条也会有模糊的边缘。目前，行业正在向EUV（极紫外光刻）技术迈进，它的波长更短，可以刻画更小的图案，但EUV设备的研发和制造本身就极其复杂昂贵，而且要进一步缩小尺寸，还需要在EUV基础上进行更多改进，例如多重曝光、先进掩模等技术，这些都需要时间积累和验证。
材料的限制： 随着晶体管尺寸的缩小，传统的硅基材料在某些方面开始显现不足。例如，栅极绝缘层需要更薄，但太薄的绝缘层容易漏电。于是，我们引入了“高介电常数（highk）”材料，以及“金属栅极（metal gate）”技术。这些材料的引入和集成，都需要大量的研发和工艺优化，不可能一下子就找到完美的解决方案。
2. 工艺的迭代与积累：
CPU的制造不仅仅是缩小尺寸，它是一个极其庞大且复杂的系统工程，涉及到数千道工序，每一道工序都必须精准无误。
化学、物理、工程的协同： 制程的进步，是化学（蚀刻、沉积）、物理（光刻、材料特性）、机械（设备控制）等多个学科的深度融合。每一次制程节点的演进，都需要在这些领域都取得突破性的进展，并且能够将这些技术稳定地整合到大规模生产线中。这就像建造一栋摩天大楼，你不能只专注于把砖块做得更小，还需要考虑结构力学、材料强度、施工效率等等，每一个环节都需要反复试验和优化。
良率的挑战： 新的制程节点，尤其是在初期，良率（可以正常工作的芯片占总生产量的比例）通常很低。原因可能是新工艺带来的缺陷，或者设备尚未完全成熟。只有经过大量的生产实践和数据分析，才能不断提高良率，使其达到商业可接受的水平。如果直接跨越几个制程节点，良率将面临巨大的不确定性，这对于高昂的研发和生产成本来说是难以承受的。
设计与制程的匹配： CPU的设计（比如晶体管的结构、内部布局）需要与特定的制程工艺相匹配。每一个制程节点都有其设计规则和参数。如果制程跳级，原有的设计方法和工具可能就不再适用，需要重新开发和验证一套全新的设计流程，这同样需要时间和大量投入。
3. 成本的现实考量：
CPU的制造是世界上最昂贵的制造活动之一，尤其是在芯片制造最前端的“晶圆厂”。
巨额的研发投入： 研发新的制程技术，特别是像EUV这样的尖端技术，需要投入天文数字般的资金。每向前推进一个制程节点，都意味着巨额的研发费用、设备采购费用和人力成本。
设备的更新换代： 制造CPU的设备，如光刻机、蚀刻机等，都是极其复杂且昂贵的。例如，ASML的光刻机，特别是EUV光刻机，一台就价值数亿美元。每次制程的进步，都可能需要购置全新的设备，或者对现有设备进行大规模的升级改造。如果制程跳级，这意味着要一次性投入巨额资金购买尚不成熟或者尚未完全验证的新一代设备，风险极高。
市场接受度与投资回报： 芯片制造商需要考虑投资回报。每一次制程的升级，都旨在通过提升性能、降低功耗来吸引消费者和企业客户，从而获得更高的利润。如果直接跨越几个制程节点，可能会因为技术不稳定、良率低而导致产品无法按时、按质交付，或者成本过高而失去市场竞争力。
总结：
CPU制程的发展，不是简单地把数字往小了写，而是一个循序渐进、不断积累和优化的过程。它受到物理学基本定律的限制，需要克服极其复杂的工程技术挑战，并且要考虑高昂的研发和生产成本。每一次制程节点的更新，都是无数科学家、工程师辛勤工作的结晶，是技术、资金、市场等多方面因素综合作用的结果。
因此，CPU的制程就像是一部史诗般的进化史，每一步都走得小心翼翼，稳扎稳打。我们不能要求它一口吃成个胖子，也不能期望它像科幻电影里那样，瞬间完成质的飞跃。正是这种“不能跨代”的发展模式，才保证了我们今天能够用上性能强大、日益进步的CPU。
网友意见
这个65nm/45nm/28nm/14nm/12nm/7nm倒谈不上CPU的制程，一般这是FET的栅极间距线宽的数字，这些数字的变迁往往代表着芯片微缩的幅度，即你可以理解为理想状态下，栅极间距缩小，晶体管整体也会缩小，平面雕刻的FET按照摩尔定律的要求，每代力争密度提高2倍，所以这个间距一般为根号2的幅度微缩（平方就是2了）。当然进入finfet时代，如果你真的按根号2的比例来微缩晶体管，大概就是根号2的立方了，比如Intel 10nm相比14nm，最大密度提高2.7倍，就是接近根号2的立方，但由于Intel10nm的前车之鉴，现在没人真的这么干了
当然一般大致按0.7来算，所以65nmX0.7是45.5，45.5X0.7是31.85，大致形成了65nm到45nm到32nm到22nm到14nm到10nm到7nm的历程，由于乘的数并不是什么整五整十，甚至只是个奇数7的小数点的数，也就很难遇到整十整十的数连着出现，当然目前完全遵循这个全代工艺规律的只有Intel，号称摩尔定律捍卫者的，所以问题来了，这里没有提到28nm 12nm啊，那就要说半代工艺了，早年Intel工艺领先，在摩尔定律驱动下制程遥遥领先对手，台积电逐渐使用一种叫半代工艺的说法来与Intel进行对标，比如90nm到65nm之间，有80nm，65nm到45nm之间有55nm，这种说法表示介于两者之间，有过渡节点的意味，所以55nm后有40nm，然后有28nm，然后有20nm，其实还是基于X0.7的规律来的。
尤其是自从10年前的40nm世代开始，由于intel已经率先在08年以45nm HKMG工艺量产，标志传统IDM已经无法与其竞争的情况下，比如IBM等IDM逐渐也进行外包生产，此时代工厂已经统一口径推出半代工艺，所以你会发现台积电这样的代工厂没有32nm，22nm这样的工艺，而是与intel这样的全代工艺错开，CPU上的intel和AMD还会使用全代工艺，SOC已经跟随代工厂使用半代工艺，当然随着Intel工艺停滞，台积电也用不着用什么半代工艺的说法来遮遮掩掩了，台积电自10nm后，也是10nm 7nm 5nm 3nm这样作为大节点推进，当然严格来说还有个6nm，其实也可以理解为7nm与5nm之间的东西。
至于制程能不能跨代，那肯定能啊，中芯不是已经量产14nm了吗，从28到14还不算跨代？至于直接研制7nm的问题，我觉得不要整天想这些，没啥意义，如果这只是个数字游戏，你只要做一个比14nm好的，你愿意叫7nm也行，如果你想造台积电7nm的产品，那其实是一个深刻的社会问题，技术只是一个较小的方面
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