如何评价 AMD 6 月 1 日发布的 3D Chiplets （3D V-Cache）技术？

AMD 6 月 1 日发布的 3D Chiplets（3D VCache）技术，一场计算架构的革新？

AMD 在 6 月 1 日正式发布了他们引以为傲的 3D Chiplets 技术，特别是其集成的 3D VCache（3D 垂直缓存）。这项技术，简单来说，就是将一块额外的 L3 缓存堆叠在 CPU 核心芯片（CCD）之上，并通过先进的封装技术实现高速连接。这不仅仅是简单的堆叠，而是一次大胆的计算架构尝试，旨在解决当前 CPU 设计面临的瓶颈，尤其是在游戏和一些高负载计算场景下。

为什么需要 3D VCache？瓶颈在哪？

要理解 3D VCache 的重要性，我们得先看看 CPU 在处理数据时面临的挑战。CPU 的速度已经发展到相当高的水平，但它获取数据的速度却跟不上。数据通常存储在速度相对较慢的内存（RAM）中，需要通过一系列的缓存层（L1, L2, L3）来加速访问。

L1 和 L2 缓存： 通常集成在每个 CPU 核心内部，速度非常快，但容量相对较小。
L3 缓存： 是所有核心共享的，容量比 L1/L2 大，但速度稍慢。

然而，随着 CPU 核心数量的增加，以及应用程序对数据的需求越来越大，传统的二维平面布局的 L3 缓存，无论如何增大容量，总会在物理距离和信号传输速度上遇到瓶颈。数据需要更长的时间从缓存到达核心，或者从核心发送到缓存。特别是对于游戏这类场景，CPU 需要频繁地访问大量小尺寸的数据，对缓存的命中率和带宽要求极高。当数据不在缓存中时，CPU 就必须等待从内存中获取，这会严重影响帧率和整体性能。

3D VCache 的“黑魔法”：堆叠与连接

AMD 的 3D Chiplets 技术，尤其是 3D VCache，正是瞄准了这个问题。它的核心创新在于：

1. 堆叠技术： AMD 采用了一种叫做“混合键合”（Hybrid Bonding）或“直接铜对铜连接”（Direct CoppertoCopper Bonding）的技术，将一个专门设计的 L3 缓存芯片（称为“L3 CCD”或“3D VCache chip”）直接堆叠在 CPU 的核心芯片（CCD）之上。这就像是在 CPU 核心之上“长”出了一个更庞大的缓存层。

2. 高密度互联： 关键在于这些堆叠的芯片之间如何通信。AMD 使用了微小的铜柱（Microbumps）和先进的封装技术，在堆叠的缓存芯片和核心芯片之间建立了数千个高密度、低电阻的连接。这些连接的路径极短，大大降低了信号延迟和功耗，提供了极高的带宽。

3D VCache 带来的直接好处：以游戏为代表

这项技术的直接好处显而易见，尤其是在对缓存容量和延迟敏感的应用中，最典型的就是 PC 游戏。

游戏帧率的飞跃： AMD 宣称，在许多现代游戏中，集成了 3D VCache 的 CPU（如 Ryzen 7 5800X3D，以及最新的 Ryzen 9 7950X3D 和 Ryzen 9 7900X3D）能够带来高达 2040% 的性能提升，有时甚至更高。这是因为额外的 L3 缓存大大提高了缓存命中率，使得 CPU 能够更频繁地从本地缓存中获取指令和数据，而无需访问速度更慢的内存。这直接转化为更流畅的游戏体验，更高的平均帧率和更稳定的最低帧率。
提升特定工作负载： 除了游戏，某些专业应用，如一些科学计算、数据分析、以及需要处理大量小数据块的模拟软件，也能从 3D VCache 的引入中受益。
能效提升： 由于数据访问路径缩短，CPU 在执行这类任务时，整体的功耗和发热也可能得到优化，尽管直接堆叠增加了一定的厚度和总功耗，但单位性能下的能效比往往是提升的。

为什么说它是一次“计算架构的革新”？

3D Chiplets 技术，特别是 3D VCache 的实践，不仅仅是性能上的提升，更重要的是它代表了一种新的计算架构思路：

超越摩尔定律的“土豆”方案： 传统的 CPU 制造面临着“摩尔定律”放缓的压力，即晶体管密度提升速度减慢，成本也越来越高。AMD 通过 3D Chiplets 的方式，并非一味地追求更小的制程和更密集的晶体管，而是通过架构和封装上的创新，以一种“堆叠”的方式，在相同的制程下“欺骗”了物理极限，获得性能的跨越式发展。这是一种“土豆”方案，把有限的资源（核心数量、制程）通过巧妙的堆叠来解决性能瓶颈。
模块化与异构化： Chiplets（小芯片）本身就是一种模块化的设计理念，允许 AMD 将不同的功能单元（如 CPU 核心、I/O 控制器、甚至未来的 GPU 单元）分解成独立的芯片，再通过先进的封装技术整合在一起。3D VCache 是这种模块化理念的进一步延伸，它允许 AMD 将“缓存”这个功能单元，以一种全新的三维形式整合进来，而且可以灵活地根据产品定位和市场需求，在不同的 CPU 型号上引入或不引入。
为未来奠定基础： 这种三维堆叠和高密度互联的技术，为未来更复杂的异构计算架构打下了基础。未来，我们可能会看到更多功能单元（如 AI 加速器、内存单元）被堆叠在 CPU 核心之上，形成一个更紧密、更高效的计算单元。

挑战与未来的展望

当然，任何新技术都有其挑战和需要改进的地方：

良率和成本： 3D 堆叠和混合键合技术对制造工艺的要求极高，良率和生产成本是 AMD 需要持续优化的。
散热： 将额外的缓存芯片堆叠在核心之上，确实会增加热密度，对散热设计提出了更高的要求。
兼容性与软件优化： 尽管 3D VCache 在游戏领域表现出色，但在一些特定的应用场景下，其优势可能不那么明显，甚至需要操作系统或应用程序进行一定的优化来充分发挥其潜力。
功耗： 虽然能效比可能提升，但额外的缓存芯片本身也需要供电，总功耗也需要关注。

总的来说，AMD 的 3D Chiplets 技术，特别是 3D VCache，是一项令人兴奋的创新。它不仅在当前市场推出了极具竞争力的产品，更重要的是，它展示了一种解决未来计算性能瓶颈的有效路径——通过架构和封装上的突破，而不是单纯依赖制程进步。这项技术预示着计算硬件设计正在走向更复杂、更精巧的“三维时代”，为未来的高性能计算描绘了新的蓝图。

仅讨论一下AMD本次发布会中的3D Stacking；

3D stacking难点是TSV的延时，垂直过孔的材料最难，连接方式也有焊料/非焊料区分，物理尺寸、性能都有影响；当然同质的简单一点，异构更难【logic跟memory还不算难度最大的，毕竟是在同一时钟下跑...】

AMD的垂直堆叠是用到3D Fabric，应该是TSV了，传统总线做不到signal integrity，而TSV就是材料、工艺的大比武了。

AMD Chiplets的3D Fabric，连同SRAM一起3D stacking；这些cache是跑在CPU等速度上的，性能霸道，单个die上面堆砌这么多cache，就是好大一摊了，良率是挑战的。此外回应一个评论，这样的构造也并不意味着可以更多集成协处理DSA，这是没必要的，加速电路除了时钟同步，认为是异步的，多数时候相对比CPU慢，故没必要。

BTW：还有评论说 “未来CPU大/小核设计是主流，那么3D stacking意味着一堆垂直方向布局的小核的协处理围着转，共用一组SRAM"。这样讲是不准确的，big little不应该公用，L3也许可以，但是待解决的问题更多，fabric性能要求极高；而cache意义在于OOO，little执行的简单任务，顺序执行多的话，大cache帮不上，反而会拖累性能；换句话说，3D的意义是优化IPC，有益堆核，核数少的话，指令预取也没有多大容量需求，但AMD特点是堆核，就对SRAM要求高了，3D Fabric其中一个使命就是保障缓存一致性。所以是共享的L3，超大，超多核～

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