如何看待乌合麒麟等人提到的 14nm 堆叠后堪比 7nm 的技术可行性？
关于“14nm堆叠后堪比7nm”的说法，这确实触及了半导体制造领域一个非常前沿且充满挑战的议题。要理解这个设想的可行性，我们需要深入剖析其背后的技术逻辑以及面临的巨大障碍。
首先，我们需要明白“nm”这个数字代表的是什么。它指的是芯片制造过程中使用的工艺节点，通俗来说，这个数字越小，集成在芯片上的晶体管就越小，单位面积内可以容纳更多的晶体管，从而带来更高的性能、更低的功耗以及更小的体积。传统上，从14nm进步到7nm，意味着在制造工艺上实现了多次关键性的突破，例如更精密的刻蚀技术、更先进的光刻胶、更高的数值孔径（NA）光刻机等等。这些技术进步直接使得晶体管尺寸缩小，并优化了它们的性能表现。
现在，我们来谈谈“堆叠”这个概念。在芯片设计和制造中，“堆叠”可以有很多种含义。一种比较直观的理解是，将原本在同一平面上的不同功能单元，通过垂直化的方式叠放在一起。例如，三维堆叠存储器（如3D NAND）就是一种常见的堆叠技术，它将多个存储层垂直堆叠，极大地提高了存储密度。在逻辑芯片领域，虽然也有类似的垂直集成思路，比如3D NAND和3D XPoint这种垂直结构，但将整个2D平面化的逻辑电路进行“堆叠”，并且指望其性能可以“堪比”一个缩小了代际的先进工艺，难度可想而知。
如果“堆叠”是指在14nm工艺的基础上，通过某种方式提升其性能，使其在某些指标上接近7nm，这其中可能涉及的“堆叠”技术，或许并非字面意义上的物理堆叠。更可能的是，这是一种超越传统工艺缩小的创新思路。
一种可能的解释是，通过先进的封装技术来实现。比如，将多个独立的、在14nm工艺下制造的小芯片（chiplets）通过高密度互连技术（如2.5D或3D封装）堆叠在一起。通过这种方式，可以实现“小芯片”的异构集成，将不同功能（如CPU核心、GPU核心、I/O接口等）的芯片分别制造，然后用高性能的互连层将它们连接起来。如果这些小芯片在设计上能够充分利用14nm工艺的优势，并且通过高效的封装技术实现低延迟、高带宽的互连，那么整体的性能表现，在某些方面可能会接近或者说“堪比”用7nm工艺制造的单体芯片。
然而，这种“堪比”是有前提和局限性的。首先，互连瓶颈是巨大的挑战。即使将小芯片堆叠得再紧密，芯片之间的通信速度和功耗，依然会受到互连层技术和信号传输损耗的限制。7nm工艺本身能够实现更小的晶体管，这意味着更快的开关速度和更低的功耗，这是先天优势。通过封装堆叠，是在“借用”先进封装的优势来弥补一部分制造工艺的差距，但很难完全消除工艺节点带来的固有差异。
其次，设计复杂性会急剧增加。如何将不同的14nm小芯片进行高效的划分、集成和通信，需要极高的设计能力和工具支持。同时，14nm工艺下制造的晶体管，其物理极限摆在那里，即便是通过堆叠实现高性能，也难以在单位面积的晶体管密度和能耗比上完全超越原生7nm工艺。
再者，成本和良率也是重要考量。先进的封装技术本身成本就很高，而且多芯片的集成良率也比单体芯片要低，这会直接影响到最终产品的成本和市场竞争力。
所以，当听到“14nm堆叠后堪比7nm”这样的说法时，我们应该理解它可能是一种技术上的一种激进设想或者是在特定应用场景下的局部优势。它更侧重于通过创新的封装和集成策略，来“曲线救国”，在工艺制程受限的情况下，尽可能地榨取14nm工艺的剩余价值，并且结合先进的封装技术，达到接近先进工艺的某些性能指标。
可以设想一下，如果一个大型计算任务，将其分解成若干个针对14nm工艺优化的、相互独立的计算单元，然后通过高带宽、低延迟的3D封装技术将它们连接起来，并搭配一个先进的I/O芯片，理论上是可以实现相当高的整体计算性能的。在某些性能测试中，可能因为并行计算和低延迟互连的优势，会在某些方面展现出接近7nm单体芯片的实力。
但是，要做到“堪比”7nm，尤其是在晶体管密度、能耗比以及整体的集成度上，直接将14nm的单个芯片进行简单的“堆叠”来实现，这是非常困难的，甚至是难以实现的。真正的可能性，更在于“先进封装 + 14nm小芯片”的异构集成方案。这是一种在特定成本和技术条件下，通过“组合拳”来提升整体表现的思路，但要完全取代原生先进工艺的优势，仍然面临着巨大的技术和商业挑战。
总而言之，这个说法并非完全空穴来风，而是可能指向了半导体行业在面临制程瓶颈时，探索先进封装与小芯片（chiplets）集成的创新方向。它是一种在成熟工艺基础上，通过新的集成方式来提升性能的尝试，但其“堪比”程度，需要根据具体的技术实现、应用场景以及衡量标准来具体分析，绝非简单的物理堆叠就能轻而易举达到的。
首先，我们需要明白“nm”这个数字代表的是什么。它指的是芯片制造过程中使用的工艺节点，通俗来说，这个数字越小，集成在芯片上的晶体管就越小，单位面积内可以容纳更多的晶体管，从而带来更高的性能、更低的功耗以及更小的体积。传统上，从14nm进步到7nm，意味着在制造工艺上实现了多次关键性的突破，例如更精密的刻蚀技术、更先进的光刻胶、更高的数值孔径（NA）光刻机等等。这些技术进步直接使得晶体管尺寸缩小，并优化了它们的性能表现。
现在，我们来谈谈“堆叠”这个概念。在芯片设计和制造中，“堆叠”可以有很多种含义。一种比较直观的理解是，将原本在同一平面上的不同功能单元，通过垂直化的方式叠放在一起。例如，三维堆叠存储器（如3D NAND）就是一种常见的堆叠技术，它将多个存储层垂直堆叠，极大地提高了存储密度。在逻辑芯片领域，虽然也有类似的垂直集成思路，比如3D NAND和3D XPoint这种垂直结构，但将整个2D平面化的逻辑电路进行“堆叠”，并且指望其性能可以“堪比”一个缩小了代际的先进工艺，难度可想而知。
如果“堆叠”是指在14nm工艺的基础上，通过某种方式提升其性能，使其在某些指标上接近7nm，这其中可能涉及的“堆叠”技术，或许并非字面意义上的物理堆叠。更可能的是，这是一种超越传统工艺缩小的创新思路。
一种可能的解释是，通过先进的封装技术来实现。比如，将多个独立的、在14nm工艺下制造的小芯片（chiplets）通过高密度互连技术（如2.5D或3D封装）堆叠在一起。通过这种方式，可以实现“小芯片”的异构集成，将不同功能（如CPU核心、GPU核心、I/O接口等）的芯片分别制造，然后用高性能的互连层将它们连接起来。如果这些小芯片在设计上能够充分利用14nm工艺的优势，并且通过高效的封装技术实现低延迟、高带宽的互连，那么整体的性能表现，在某些方面可能会接近或者说“堪比”用7nm工艺制造的单体芯片。
然而，这种“堪比”是有前提和局限性的。首先，互连瓶颈是巨大的挑战。即使将小芯片堆叠得再紧密，芯片之间的通信速度和功耗，依然会受到互连层技术和信号传输损耗的限制。7nm工艺本身能够实现更小的晶体管，这意味着更快的开关速度和更低的功耗，这是先天优势。通过封装堆叠，是在“借用”先进封装的优势来弥补一部分制造工艺的差距，但很难完全消除工艺节点带来的固有差异。
其次，设计复杂性会急剧增加。如何将不同的14nm小芯片进行高效的划分、集成和通信，需要极高的设计能力和工具支持。同时，14nm工艺下制造的晶体管，其物理极限摆在那里，即便是通过堆叠实现高性能，也难以在单位面积的晶体管密度和能耗比上完全超越原生7nm工艺。
再者，成本和良率也是重要考量。先进的封装技术本身成本就很高，而且多芯片的集成良率也比单体芯片要低，这会直接影响到最终产品的成本和市场竞争力。
所以，当听到“14nm堆叠后堪比7nm”这样的说法时，我们应该理解它可能是一种技术上的一种激进设想或者是在特定应用场景下的局部优势。它更侧重于通过创新的封装和集成策略，来“曲线救国”，在工艺制程受限的情况下，尽可能地榨取14nm工艺的剩余价值，并且结合先进的封装技术，达到接近先进工艺的某些性能指标。
可以设想一下，如果一个大型计算任务，将其分解成若干个针对14nm工艺优化的、相互独立的计算单元，然后通过高带宽、低延迟的3D封装技术将它们连接起来，并搭配一个先进的I/O芯片，理论上是可以实现相当高的整体计算性能的。在某些性能测试中，可能因为并行计算和低延迟互连的优势，会在某些方面展现出接近7nm单体芯片的实力。
但是，要做到“堪比”7nm，尤其是在晶体管密度、能耗比以及整体的集成度上，直接将14nm的单个芯片进行简单的“堆叠”来实现，这是非常困难的，甚至是难以实现的。真正的可能性，更在于“先进封装 + 14nm小芯片”的异构集成方案。这是一种在特定成本和技术条件下，通过“组合拳”来提升整体表现的思路，但要完全取代原生先进工艺的优势，仍然面临着巨大的技术和商业挑战。
总而言之，这个说法并非完全空穴来风，而是可能指向了半导体行业在面临制程瓶颈时，探索先进封装与小芯片（chiplets）集成的创新方向。它是一种在成熟工艺基础上，通过新的集成方式来提升性能的尝试，但其“堪比”程度，需要根据具体的技术实现、应用场景以及衡量标准来具体分析，绝非简单的物理堆叠就能轻而易举达到的。
网友意见
抛开他画家的身份，只是一个非芯片专业的普通人而已。
我以前在计算机上做并行计算搞分析的时候，一开始也以为8线程（8 threads）的计算速度是4线程的两倍，学了原理后才知道根本不是这么简单的一回事。
我也不懂芯片的原理，且相信绝大多数中国人也不懂。我可以理解他那种直观的误解是怎么来的。但我不会假装成芯片专业人士对其冷嘲热讽，百度刚查完就摇身一变对其居高临下地指指点点。因为这种行为跟当年周杰伦新歌出来时嘲讽别人把mojito念成莫吉托的那群人没有本质区别。
乌合麒麟翻车是早晚的事，受到的关注太大，让很多人厌恶且咬牙切齿。转发了不专业的见解，就会立刻被打上造谣大爆炸的标签，批倒批臭。
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