如何看待台积电 2nm 制程研发取得突破，将切入 GAA 技术？
首先，什么是“制程”？为什么2nm这么厉害？
我们常说的“制程”通常是指芯片制造的工艺节点，比如我们听过的10nm、7nm、5nm，现在台积电要搞的2nm。这数字代表的是芯片晶体管的“特征尺寸”，简单来说，就是晶体管栅极的长度。这个数字越小，代表着晶体管做得越小、越密集。
想象一下，以前我们在纸上画电路图，现在是要在指甲盖大小的芯片上塞进几十亿、甚至上百亿个微小的开关（晶体管）。制程的进步，就是把这些开关变得越来越小，越来越紧密。
那么，2nm为什么这么厉害？
性能提升： 更小的晶体管意味着电子信号的传输距离更短，开关速度更快。这直接 translates into 芯片处理速度更快、响应更灵敏。你的手机运行APP会更流畅，游戏体验会更好，AI模型训练也会更高效。
功耗降低： 更小的晶体管在工作时需要的电压更低，漏电流也更少。这意味着同样的性能下，功耗会显著降低。手机续航时间更长，服务器运行的电费更省，电动汽车的续航里程也可能因此受益。
集成度更高： 同样大小的芯片上，可以塞进更多的晶体管。这意味着我们可以把更多的功能集成到一颗芯片上，或者在同样的晶体管数量下，把芯片做得更小，为其他组件腾出空间。这对于手机、可穿戴设备等小型化产品尤其重要。
成本效益（长期来看）： 虽然研发和制程升级成本极高，但一旦量产，更大的集成度和更高的性能带来的产品价值可以弥补前期的投入，并在市场上取得竞争优势。
再说说这个“GAA技术”，它为何是关键的突破？
前面提到了，制程节点数字的进步就是把晶体管做得越来越小。但当晶体管小到一定程度时，传统的“FinFET”（鳍式场效应晶体管）架构就遇到瓶颈了。FinFET是目前最先进的晶体管结构，它像一片片小鳍一样竖起来，栅极从侧面包裹住这个“鳍”。这样可以更好地控制电流。
然而，随着尺寸的进一步缩小，FinFET的栅极对晶体管的控制能力会下降，漏电流会增加，导致性能和功耗的问题更加突出。
这时候，GAA技术就登场了。
GAA技术最核心的区别在于：它的栅极不是单单从侧面包裹，而是像“全包围”一样，从各个方向（上下左右）都包裹住晶体管的通道。
最典型的GAA结构是“Nanosheet”（纳米片）或“Nanowire”（纳米线）。你可以想象成用更薄、更平的“纳米片”（或者更细的“纳米线”）堆叠起来，然后用栅极把它们完全“拥抱”住。
GAA技术的优势在于：
更强的栅极控制力： 由于栅极与通道的接触面积更大，且更均匀，它能更有效地控制电流的开关，大大减少漏电流。这意味着在更小的尺寸下，依然能保持良好的性能和较低的功耗。
更好的可扩展性： GAA结构相比FinFET，在向更小的制程节点演进时，更容易进行技术上的扩展和优化。台积电选择GAA，也意味着它为未来更小的制程节点（比如1.4nm）铺平了道路。
性能和功耗的双重提升： 基于GAA的晶体管，可以实现比FinFET更高的驱动电流，同时降低漏电流，从而在性能和功耗上都取得显著的提升。
台积电为什么选择GAA？这是一个战略性的决定。
技术领先者的必然选择： 随着摩尔定律的推进，FinFET架构已经接近其物理极限。要继续缩小晶体管尺寸并保持性能优势，GAA是行业普遍认为的下一代主流技术。台积电作为全球晶圆代工的领导者，必须掌握并率先量产GAA技术，才能巩固其地位。
应对竞争： 三星电子已经在其3nm和未来的2nm制程中采用了GAA技术（称为MBCFET，一种GAA的变体）。台积电选择GAA，是直接回应并超越竞争对手的关键一步。如果台积电在2nm上不采用GAA，那么它在技术上的领先地位将受到严重威胁。
满足客户需求： 苹果、英伟达、AMD等台积电的主要客户，对芯片的性能和功耗有着极致的追求。他们需要最先进的制程技术来驱动下一代产品（如更强大的手机SoC、更高效的GPU、更智能的AI芯片）。台积电率先提供2nm GAA制程，就能满足这些客户的升级需求，并锁定他们未来的订单。
巩固生态系统： 芯片制造是一个复杂的生态系统，从EDA工具（设计软件）、材料、设备到客户的设计，都需要提前适配。台积电在早期引入并推动GAA技术，有助于建立和巩固其在下一代制程技术上的生态主导权。
那么，台积电2nm GAA制程研发取得突破，对我们普通人意味着什么？
虽然我们不会直接看到“2nm GAA”这个标签，但它最终会体现在我们日常使用的电子产品上：
更智能、更强大的设备： 你的下一代智能手机，可能会拥有更强的拍照能力、更流畅的AR/VR体验、更快的AI助手响应。
更长的续航： 即使性能更强，你的手机或笔记本电脑在待机和使用时的续航可能会有感知上的提升。
更高效的计算： 云计算、数据中心运行的服务器会更省电，处理能力更强，这可能让我们享受更快的网络服务、更流畅的在线视频。
新兴技术的加速： 自动驾驶、AI计算、物联网设备等需要强大算力和低功耗的技术，将因为更先进的芯片而获得更快的进步。
当然，事情总有两面性。
高昂的研发和制造成本： 2nm GAA的研发和生产线投入是天文数字。这部分成本最终会传导到芯片价格上，进而影响终端产品的价格。
技术复杂性和良率挑战： GAA技术比FinFET更复杂，制造难度更大。如何在新技术初期保证稳定的良率，是台积电面临的巨大挑战。初期产品的成本也会相对较高。
环保问题： 芯片制造过程对水、电和化学品消耗都很大，更先进的制程意味着更高的制程密度和更复杂的制造流程，这方面的环保压力也会随之增加。
总结一下，台积电2nm GAA制程的突破，是半导体行业向更小、更强、更节能方向迈出的关键一步。 它标志着芯片制造进入了一个新的技术时代，对于巩固台积电的行业领导地位、满足科技发展的需求至关重要。虽然挑战依然存在，但这个突破无疑为未来的科技进步注入了强大的动力。我们可以期待，在不久的将来，这项技术会以更强大的性能、更低的功耗，默默地改变着我们的生活。
网友意见
这是给摩尔定律续命的必然结果。
给摩尔定律续命的道路上目前有两个阻碍，一是短沟道效应，二是量子隧穿。
全环绕栅(gate-all-around)是FinFET技术的演进，是一种用来抑制短沟道效应的技术。
要理解短沟道效应，先来看看传统MOS管的结构
这是一个nmos管，一般来说除去衬底外有三个电极，源(Source)，漏(Drain)，栅(Gate)。如上图所示，源漏极为n掺杂，其载流子为负电荷的电子，而源漏间硅基衬底为p掺杂，载流子是正电荷的空穴，在栅压为0情况下由于pn结势垒的影响nmos管处于无法导电的关断状态。当在栅极施加正的电压(对于p管相反)值超过一个阈值时，会将足够多的电子吸引到靠近栅极的衬底上，从而形成以电子为多子的导电沟道，此时nmos管处于打开状态，在源漏上的压差可以形成漏极电流。
上面简单的概括了一个管子是怎么样工作的，但是当管子源漏间距离减小，也就是一直提到的晶体管特征尺寸(7nm，5nm之类的)减小以后，原本在长沟道器件中可以忽略的一系列电磁作用变得不可忽略，导致一系列管子特性的恶化，统称为短沟道效应。短沟道效应最大的问题在于管子关不断了。就算栅压为0，在漏极施加的电压同样会形成较大的漏电流，这对大规模集成电路来说是个灾难，因为你光是上电啥也不干，芯片就那边发热。
FinFET和另外一种被称为“绝缘体上的硅”(SOI)技术就是被用于抑制短沟道效应，并成功给摩尔定律续命的技术。这两种技术分别代表两个大的方向，如下图所示，FinFET就是把栅从一面盖着沟道，变成三面围着沟道，加强栅对沟道的控制能力，从而减小短沟道效应。
而SOI则是在沟道下方生长额外的绝缘体层，让沟道自身的特性理想化，从而抑制短沟道效应。目前SOI最新技术可以把晶体管特征尺寸降到22nm。相比FinFET，SOI晶体管的模拟性能要好得多，尤其是在微波毫米波频段上比起FinFET有绝对优势。
上面说到FinFET实际上是增强了栅的控制力，但是到了3nm节点上，短沟道效应又嚣张起来了。而全环绕栅技术是FinFET的演进版本，盗一个三星的广告图，示意了FinFET到全环绕栅的演进，概括来就是:三面不够，四面来凑。
继续给摩尔定律续命现在可以预见面临两个问题。一是继续降低特征尺寸，带来的性能提升可能无法抵消成本提升。全环绕栅技术肉眼可见地提高了工艺难度，带来的成本增加可能会比较恐怖，因此客户可能会越来越少，最后击垮技术发展的可能会是市场(尤其是现在主流工艺早停留在28，40，65甚至90nm节点上，同时需要说明的是，现在先进制程的特征尺寸，可以看成是一个“商标”，不代表实际栅长。)。第二就是目前无法逾越的理论极限，量子隧穿效应带来的漏电流。继续降低特征尺寸，如果在保证控制好短沟道效应的情况下，也是不可行的。1nm工艺节点下硅大概就10个原子，继续降低特征尺寸，硅原子数量变少的直接后果就是势垒越来越低，越来越多的电子可以获得足以跨越势垒的能量，从而形成漏电流。这个效应目前理论上无解，或将最后终结人类在降低晶体管特征尺寸上的所有努力。
1931年，张忠谋生于浙江宁波，其父曾任宁波市鄞县财政局长，其母是宁波清代著名藏书家徐时栋的后人。 当年918事变，日本侵华。
1931年-1940年，一家人为避战乱辗转迁徙于南京、广州、重庆、上海、香港，童年时光大部分都在香港度过。
1941年，太平洋战争爆发，日本入侵香港，其父张蔚观携妻带子前往重庆，张忠谋进入重庆南开中学就读。
1949年，新中国成立，18岁的张忠谋进入美国哈佛大学，全校1000多位新生，他是唯一的中国人。
1950年，张忠谋转学到麻省理工学院，专攻机械工程。
1954年，获美国麻省理工学院机械系硕士学位
1955年，24岁的张忠谋就职于波士顿附近的一家电器公司Sylva-nia半导体部门工程师，踏入半导体业。当时，他手握包括希凡尼亚和福特汽车在内的4家公司聘书，心情却很低落。因为从麻省理工学院机械系拿到硕士学位后，他一心想攻读博士，却没有通过资格考试。
1958年，27岁的张忠谋来到德州，进入德州仪器，为德州仪器第一个中国员工。当时德州仪器年营业额不到1亿美元。沉浸在半导体技术研发中的张忠谋常与同事、集成电路(IC)的发明人杰克?基尔比(Jack Kilby)一起喝咖啡、谈研究，目击了集成电路的发明历程。
1964年，获美国斯坦福大学电机系博士学位，并重回德州仪器。
1965年，升任集成电路部门总经理。
1972年，先后就任德州仪器公司副总裁和资深副总裁，是德州仪器的第三号人物，仅次于董事长和总裁。此时德州仪器早已成为世界第一，在全球有6万员工，其中一半归张忠谋管。是最早进入美国大型公司最高管理层的华人。
1985年，张忠谋放下“美国梦”，回到台湾担任工业技术研究院院长。
1987年，55岁的他创立台积电，开创的晶圆代工(foundry)模式。
1998年，台积电用了11年，才在0.18微米制程上勉强赶上IDM，有了足够的竞争力。
2000年起，12寸厂成为新建晶圆厂主流，但一座造价高达25至30亿美元，不仅中小IDM负担不起，大型IDM要投资也常显吃力，台积电开始获得越来越多的重量级客户，台积电开始腾飞。
2007年后，智能手机兴起，苹果和高通、海思的大量订单让台积电不断加速追赶世界领先。
2013年，16nm工艺接近英特尔14nm工艺，开始赶超英特尔
2017年，台积电7nm工艺试产，英特尔10nm推迟，台积电终于成龙，进入无人区。此时，台积电成立30年。
2018年张忠谋退休。
2nm不是天上掉下来的。
没有张忠谋在美国几十年半导体行业的积累，有没有台积电都难说。这是积累。
成立后落后11年，能坚持下来，等到了2000年的腾飞，这是耐心。
台积电的加班比华为更凶，现在世界顶尖，依然没有松懈，这是努力。
文章还没放出来，就发一部分在这里吧。TSMC N2是否采用GAA还不确定，毕竟官方没有消息。但最近IEDM上imec的keynote可以看出2nm以及未来的大概路线：
IEDM2020 Plenary Session之一由imec的VP Sri Samavedam主持，题目是Future Logic Scaling: Towards Atomic Channels and Deconstructed Chips。
目前引入EUV系统后的，各家虽然标准不同，但工艺已经来到5nm世代，之前Scotten的slides给过各家工艺对比：
7nm世代，TSMC和Samsung的Density是类似的，均与intel 10nm相当，intel的SRAM单元尺寸更大。不过到了5nm工艺，Samsung和TSMC都从DDB切换到SDB，Density再次提升，Samsung 5nm LPE uHD 6T（6*mmp，HP为7.5T）相对于7nm LPP HD 6.75T来说，Density提高到1.33x，同时TSMC还缩减了CPP尤其是MMP的尺寸，N5 HD 6T相对于N7 HD 6T Density进一步提高到1.8x，以及最小的SRAM单元尺寸，EUV层也增加到10至15层。
接下来讨论EUV的路线图：
对于3nm逻辑节点，CPP规划尺寸为44-48nm，MMP则为21-24nm；2nm进一步减小到40-44nm的CPP和18-21nm的MMP，TSMC今年开始从N3试产，到2022年量产。之前人们猜测的TSMC N3的CPP和MPP（41nm，24nm）与imec给的范围基本吻合，Samsung则要略大一些。同时，如果TSMC采用5T做的话，Density将达到惊人的300+MTx/mm2，相对于N5 HD 6T再次提高1.7x，不知道实际效果如何。而N2如果顺利的话，将在2023年开始风险试产，CPP和MMP预计也在imec提出的范围内，但是否坚持FinFET十分存疑，毕竟Jim Keller认为已经达到FinFET极限了。
更进一步，对于1.5nm的CPP和MMP，imec没有给出减小，出于考虑进一步的微缩不再是尺寸而是堆叠的变化来提高Density。
对于工艺器件：
对于3nm展示了一个了5T的FinFET单元，这应该是TSMC N3采用的。而Samsung早宣他们将在3nm引入Gate All Around（GAA），虽然PPT展示的是5 tracks，但是还需要buried power rail (BPR)，因此Samsung 3nm GAA Density应该还是比TSMC N3小。
到2nm工艺，缩小间距需要插入Forksheets，可以实现小于5 tracks。具体到TSMC，是否切换不得而知。
1.5nm的缩小，则把nFET和pFET进行垂直堆叠，实现4 tracks的CFET（complementary FET），同时保持与2nm Nanosheet 5T相同的间距，这样可以节省大量面积。但是也存在很多制造问题，这方面Sri说imec正在进行很多研究。而Intel，TSMC应该也有相关研究。
后续等ISSCC或者TSMC的技术会上看有没有进一步消息。
参考：
IEMD 2020：
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