更新:参考台媒一篇报道以及与T某位部长的交流:
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在TSMC官宣的几个信源中有部分披露,包括chiplet基本参数,也听到一些声音推测其战略意图;不能否认先进封装工艺对于简化并延续设计、控制成本和加快投放的积极作用。一个细节是,这个7nm chiplet是用很贵的CoWos (2.5D)封装(相对于INTC的较低良率的EMIB而言),虽说不算最先进的3D IC,也足以拉开国内传统的封装厂3-5年代差。
普遍趋势: 我们知道,chiplet封装方案在INTC和AMD都在做,导入新封装方案是主流Fab的趋势,毕竟用chiplet封装个硬核就是准产品化了,也会减缓对新工艺节点的追逐。对成长期的AI初创团队,对于有特殊设计和应用场景的专精路线,也不必重新发明轮子,直接拼盘chiplets :),通用电路晶体管数自然大于专用电路部分很多,往一个die上设计,就不必重复其余大部分的通用电路劳动了;
这个方案从技术上是好主意,就是把DLA的通用硬核和专用矩阵电路分开了;从商务上,chiplets也是主动且具备高毛利预期的方案,但实际不好说,T有跟客户直接竞争的嫌疑的。思考一下上面第“3”条,那个大幅降成本增效的数值并不是Foundry可承诺的;
虽不能确定TSMC会设计芯片(低概率),但作为假设,Foundry在此模式下,对于国内类似芯原这样的集成产线或是不论软/硬核的那些AI方案,部分fabless直接引进chiplet方案就好,简化了设计,省去许多中间研发调试的成本/时间/风险。同时这种假设也近似Cadence等的商业策略,通用IP core都给调好了,新设计团队专心探索workload/dataset并做好专用电路即可了,chiplet甚至降低了流片负担(设想如果一个AI芯片90%通用电路)。Time to Market将会缩短多倍,缩短市场周期后的成本摊薄、NRE、毛利同样会更为可观,foundry也更加绑定和赋能了那些技术上游的fabless。当然,也设想下,未来也许愈来愈没有板级什么事了。
这种假设的想象空间是,Foundry模式演变IDM-to-be,积累更多通用IP之后,便能同时支持通用/专用的产品化需求了,多年硬核gds的积累,能够给Fabless简化设计成本进而把握部分定价权,当然,这仅是资本市场想象力。反之对于传统IDM的自产能力,也会因此刺激其升级/扩容吧,确保仅中低端大批次的品类送代工吧。
此外,假设这种新模式Foundry可以做一些基础chiplet die的营销并逐步扩大上游产业链地位,IP库不断延展积累,新模式演进到一个周期,就可以看空传统Foundry了吧:)传统型foundry要做系统级的、较新制程的、高附加值的、大批次的代工订单会变得挑战。
虽然,TSMC一贯有用公版设计做demo的惯例,但这次的设计思想和发布时间,似乎不能草率解读,但也不能极端解读为TSMC去竞争客户市场。可以设想的是,Foundry模式也许正在微变,未来3-5年,全球哪里才有几十万人+级别的IC design队伍的红利以及繁荣的整机市场呢?作为我国市场在高端制程上依赖的主要代工伙伴,可以推测T的战略意图。
总之,Chiplet异构集成技术是值得国内Fab深入产品化的,也是后摩尔定律时代的典型方案。Chiplets封装方案相比Single-die能够有效降低设计难度、降低制造难度以及降低流片成本。但当前仍有两点掣肘,一是:对于异构系统,有更大的优化空间也同时意味着架构优化的难度也会增加;二是:如今异构集成能否成功推广的关键之一是质量保证;虽然相对传统IP,Chiplet是经过硅验证的产品,本身保证了物理实现的正确性,但它仍然存在良率隐患,比如如果SiP/SoC其中的一个硅片或逻辑或甚至soder balls出问题,则整个系统都会受影响(比如车用场景),代价很高;因此集成封装的Chiplet必须保证逻辑、连接以及器件焊接的100%无故障。如今,摩尔定律的微缩极限和成本平衡点受到挑战,Chiplets便成为各大芯片厂商的推崇,INTC推出可将逻辑芯片与存储芯片进行3D封装堆叠的Foveros技术,TSMC也推出了可以实现wafer-to-wafer键合的多芯片堆叠SoIC技术等,都是架构创新方向的有益探索。
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