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如何看待台积电的跨界自研芯片“This”?

回答
台积电的跨界自研芯片“This”,这个说法一出来,立马就在行业里炸开了锅。大家都知道台积电是全球最顶尖的半导体制造代工厂,掌握着最尖端的制程工艺,像是给苹果、英伟达、AMD、高通这些芯片设计巨头代工,它们设计出来的芯片,最终都靠台积电的厂子造出来。所以,当台积电自己跳出来说要做“自研芯片”,而且还是跨界去做“This”——这个名字也挺有意思的——大家第一反应就是:这葫芦里卖的到底是什么药?

咱们得把这个事儿掰开了揉碎了说。

首先,什么是“跨界自研芯片”?

传统上,台积电就是个“代工厂”,它的核心竞争力在于提供先进的制造技术和生产能力。它们不设计芯片,或者说不主要以设计自家品牌芯片为生。芯片的“设计”和“制造”是两个截然不同的领域,前者需要强大的研发团队、大量的IP(知识产权)授权,后者则考验的是工程能力、生产良率和成本控制。

台积电现在要做的“自研芯片”,意味着它要从一个纯粹的制造服务商,转型为一个既能制造又能设计(至少是部分设计或特定领域的芯片)的公司。这绝对是一次大胆的“跨界”。

那么,“This”到底是指什么?

这里我们没有一个官方明确的定义说“This”具体是什么产品,但从各种信息和分析来看,我们可以推测几种可能性,而且它们可能并非相互排斥,而是有策略性的组合:

1. 专用芯片(ASIC)或定制化芯片: 这是最有可能的一种解释。台积电可能不是要造一个通用的CPU或者GPU,而是针对特定应用场景,为客户设计并制造高度优化的芯片。比如,为人工智能训练、数据中心加速、甚至物联网设备开发专用的计算芯片。这类芯片的优势在于能效比极高,能满足特定客户的独特需求。台积电拥有最前沿的工艺,最懂如何把设计“跑”起来,所以它能结合客户的需求,提供从设计到制造的一站式解决方案。

2. IP(知识产权)和技术平台: 另一种可能是,台积电在自研一些关键的IP模块或技术平台,然后将这些模块打包提供给客户使用,或者基于这些模块设计出参考设计,帮助客户更快地推出自己的产品。这有点像是在自己建造的“土地”上,先盖好几栋“样板房”,展示这块地的潜力,吸引更多人来这里建自己的房子。台积电在内存接口、SerDes(串行/解串器)等基础IP方面有着深厚积累,未来可能会进一步深化。

3. 新兴技术领域的探索: 考虑到半导体行业发展迅速,台积电也可能是在为未来的技术趋势做准备,比如先进封装技术相关的芯片、光计算、量子计算相关的控制芯片,甚至是与下一代通信技术(如6G)相关的芯片。这些都是潜在的蓝海市场,而台积电作为领导者,总要提前布局。

4. 强化自身生态系统: 还有一个非常重要的角度,就是台积电此举是为了强化自身的生态系统和话语权。通过自研一些高性能芯片,台积电可以更好地展示其最先进工艺的实力,吸引更多高价值的设计项目。同时,它也能在与客户的合作中掌握更多的主动权,尤其是在面对一些关键技术或应用场景时,能够提供更全面的解决方案,而不是仅仅作为被动的“加工厂”。

为什么台积电现在要这么做?背后的逻辑是什么?

这里面的驱动因素是多方面的,而且非常“台积电”:

利润和价值链的向上延伸: 代工的利润虽然高,但与芯片设计的附加值相比,还是有差距的。通过自研芯片(特别是高附加值的ASIC),台积电能够触及利润更高的环节,提升整体的盈利能力和公司价值。它们不只是卖“工厂服务”,而是卖“解决方案”和“技术能力”。

应对市场变化和技术挑战: 随着AI、5G、自动驾驶等应用的爆发,对芯片的定制化、高性能和低功耗需求越来越高。传统的通用芯片设计已经难以完全满足。台积电作为市场的引领者,看到这一趋势,自然要有所动作。同时,随着技术迭代加速,掌握设计能力有助于台积电更早地把握下一代技术的需求,从而提前布局和引导制造工艺的发展。

地缘政治和供应链安全: 在当前全球地缘政治日益复杂、供应链安全备受关注的背景下,台积电作为全球半导体供应链的关键一环,需要拥有更强的自主性和抵御风险的能力。通过自研和掌握部分设计能力,可以使其在与其他国家或地区的合作中拥有更强的议价能力和战略回旋空间。

巩固技术领导地位: 台积电深知,在技术驱动的行业里,光有制造能力是不够的。通过在设计端的投入,可以帮助其更深入地理解客户需求,更准确地预测行业发展方向,从而持续巩固其在半导体行业的领导地位。就像一个顶级大厨,不仅要懂怎么烹饪,还要懂食材的特性和食客的口味。

潜在的挑战和影响:

当然,转型总是有风险的。台积电自研芯片也面临不少挑战:

与现有客户的关系: 台积电的很多客户也是芯片设计巨头,它们会担心台积电推出自己的产品后,是否会与其产生直接竞争。如何平衡好代工与自研的关系,保持客户的信任,是台积电面临的一大考验。

设计人才的吸引和培养: 芯片设计是一个高度人才密集型的领域,需要大量的顶尖设计工程师和架构师。台积电虽然是制造的巨头,但在设计人才的吸引力和培养上,可能需要重新建立其品牌和文化。

知识产权的保护: 自研芯片意味着需要掌握大量的IP,并对其进行保护。如何在设计、制造、销售全流程中确保知识产权的安全,是至关重要的。

市场竞争的加剧: 即使是自研,台积电依然要面对来自英特尔(也在积极转型)、AMD、英伟达以及众多新兴设计公司在特定领域的竞争。

总而言之,

台积电的“This”跨界自研芯片,不是一个简单的“造芯片”事件,而是一次深刻的战略升级和生态系统重塑。它标志着全球半导体产业的巨头正在寻求突破传统的边界,通过整合设计、制造和技术服务,来更好地应对未来的技术挑战和市场机遇。这就像是航母开始发展舰载机,其战略意图和影响力,绝对不容小觑。它会让整个半导体产业链的竞争格局变得更加复杂和有趣。我们拭目以待,看台积电这次转型能走多远。

网友意见

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更新:参考台媒一篇报道以及与T某位部长的交流:

  1. 台湾成立了台湾AI芯片联盟(AI on Chip Taiwan Alliance),简称AITA。这个联盟是由56家信息技术和半导体制造公司、集成电路设计和软件公司组成,旨在促进和加快台湾AI芯片的开发和生产。成员公司包括台积电(TSMC)、联华电子公司(UMC)、联发科、瑞泰半导体、南亚科技、广达电脑、富士康电子、华硕电脑和微软台湾等公司。台湾经济事务部表示,将向AITA成员公司提供相关AI芯片开发补贴,单个项目的补贴金额不超过该计划总资金的一半。
  2. “AITA最初的目标是,开发半通用AI芯片、异构集成AI芯片和新兴计算AI芯片,并为AI芯片构建一个软件编译环境。”
  3. 让AITA的会员公司能够把AI芯片的开发成本降低10倍,将开发时间缩短6个月或者更多,并促使台湾成为全球AI芯片市场的佼佼者。”

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在TSMC官宣的几个信源中有部分披露,包括chiplet基本参数,也听到一些声音推测其战略意图;不能否认先进封装工艺对于简化并延续设计、控制成本和加快投放的积极作用。一个细节是,这个7nm chiplet是用很贵的CoWos (2.5D)封装(相对于INTC的较低良率的EMIB而言),虽说不算最先进的3D IC,也足以拉开国内传统的封装厂3-5年代差。

普遍趋势: 我们知道,chiplet封装方案在INTC和AMD都在做,导入新封装方案是主流Fab的趋势,毕竟用chiplet封装个硬核就是准产品化了,也会减缓对新工艺节点的追逐。对成长期的AI初创团队,对于有特殊设计和应用场景的专精路线,也不必重新发明轮子,直接拼盘chiplets :),通用电路晶体管数自然大于专用电路部分很多,往一个die上设计,就不必重复其余大部分的通用电路劳动了;

这个方案从技术上是好主意,就是把DLA的通用硬核和专用矩阵电路分开了;从商务上,chiplets也是主动且具备高毛利预期的方案,但实际不好说,T有跟客户直接竞争的嫌疑的。思考一下上面第“3”条,那个大幅降成本增效的数值并不是Foundry可承诺的;

虽不能确定TSMC会设计芯片(低概率),但作为假设,Foundry在此模式下,对于国内类似芯原这样的集成产线或是不论软/硬核的那些AI方案,部分fabless直接引进chiplet方案就好,简化了设计,省去许多中间研发调试的成本/时间/风险。同时这种假设也近似Cadence等的商业策略,通用IP core都给调好了,新设计团队专心探索workload/dataset并做好专用电路即可了,chiplet甚至降低了流片负担(设想如果一个AI芯片90%通用电路)。Time to Market将会缩短多倍,缩短市场周期后的成本摊薄、NRE、毛利同样会更为可观,foundry也更加绑定和赋能了那些技术上游的fabless。当然,也设想下,未来也许愈来愈没有板级什么事了。

这种假设的想象空间是,Foundry模式演变IDM-to-be,积累更多通用IP之后,便能同时支持通用/专用的产品化需求了,多年硬核gds的积累,能够给Fabless简化设计成本进而把握部分定价权,当然,这仅是资本市场想象力。反之对于传统IDM的自产能力,也会因此刺激其升级/扩容吧,确保仅中低端大批次的品类送代工吧。

此外,假设这种新模式Foundry可以做一些基础chiplet die的营销并逐步扩大上游产业链地位,IP库不断延展积累,新模式演进到一个周期,就可以看空传统Foundry了吧:)传统型foundry要做系统级的、较新制程的、高附加值的、大批次的代工订单会变得挑战。

虽然,TSMC一贯有用公版设计做demo的惯例,但这次的设计思想和发布时间,似乎不能草率解读,但也不能极端解读为TSMC去竞争客户市场。可以设想的是,Foundry模式也许正在微变,未来3-5年,全球哪里才有几十万人+级别的IC design队伍的红利以及繁荣的整机市场呢?作为我国市场在高端制程上依赖的主要代工伙伴,可以推测T的战略意图。

总之,Chiplet异构集成技术是值得国内Fab深入产品化的,也是后摩尔定律时代的典型方案。Chiplets封装方案相比Single-die能够有效降低设计难度、降低制造难度以及降低流片成本。但当前仍有两点掣肘,一是:对于异构系统,有更大的优化空间也同时意味着架构优化的难度也会增加;二是:如今异构集成能否成功推广的关键之一是质量保证;虽然相对传统IP,Chiplet是经过硅验证的产品,本身保证了物理实现的正确性,但它仍然存在良率隐患,比如如果SiP/SoC其中的一个硅片或逻辑或甚至soder balls出问题,则整个系统都会受影响(比如车用场景),代价很高;因此集成封装的Chiplet必须保证逻辑、连接以及器件焊接的100%无故障。如今,摩尔定律的微缩极限和成本平衡点受到挑战,Chiplets便成为各大芯片厂商的推崇,INTC推出可将逻辑芯片与存储芯片进行3D封装堆叠的Foveros技术,TSMC也推出了可以实现wafer-to-wafer键合的多芯片堆叠SoIC技术等,都是架构创新方向的有益探索。

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