为什么 ARM 和 MIPS 那么多寄存器，x86 那么少？
这个问题很有意思，也触及了计算机体系结构设计的根本理念。其实说 ARM 和 MIPS “那么多”寄存器，而 x86 “那么少”，这个说法是基于一种常见的观察，但需要更深入地理解其背后的原因。这并不是一个简单的“多”或“少”的问题，而是不同设计哲学、历史演进和目标市场所带来的差异。
咱们就一层一层地剥开来看。
1. RISC vs. CISC：设计哲学的天壤之别
这是最核心的解释。
RISC (Reduced Instruction Set Computing，精简指令集计算)：ARM 和 MIPS 都属于 RISC 架构。RISC 的设计理念是让指令集尽可能简单、精炼。它的核心思想是：
指令少而精： 每条指令的功能非常单一，而且执行速度快（通常一个时钟周期完成）。
大量通用寄存器： 为了支持这种“指令少”的设计，RISC 架构的设计者将更多的计算任务和数据临时存储的任务交给了寄存器。CPU 内部有很多通用寄存器（比如 ARMv7 有 16 个通用寄存器，ARMv8 AArch64 有 31 个通用寄存器，MIPS 也有 32 个通用寄存器），这些寄存器可以被用来存放数据、地址、中间结果等等。
Load/Store 架构： RISC 通常采用 Load/Store 架构，也就是说，只有专门的 Load 和 Store 指令才能访问内存。其他所有计算指令（加法、减法、逻辑运算等）都只能在寄存器之间进行操作。这样做的好处是，CPU 内部的执行单元可以专注于纯粹的计算，不需要频繁地等待内存访问，从而提高了执行效率。大量的寄存器就成了在这些 Load/Store 操作之间缓存数据的关键。
流水线优化： 指令简单、执行速度快，这为实现高效的指令流水线提供了便利。更多的寄存器也使得在流水线中处理数据和控制流更加顺畅，减少了寄存器冲突和回填（backtracking）的需要。
CISC (Complex Instruction Set Computing，复杂指令集计算)：x86（Intel 和 AMD 的 CPU 所采用的架构）属于 CISC 架构。CISC 的设计理念则相反，它试图通过复杂的指令来完成更多的工作，以此来减少程序中指令的数量，并降低对内存带宽的依赖（在早期的计算环境中，内存和总线速度是很大的瓶颈）。
指令种类繁多： CISC 指令集非常庞大，一条指令可能就可以完成几个 RISC 指令才能完成的事情（例如，一条 x86 指令就可以同时从内存中读取两个数，将它们相加，然后将结果写回内存）。
寄存器数量相对较少（早期）： 由于许多操作可以直接在内存中进行，而且指令本身就可以包含地址信息，或者有专门的寄存器来处理特定的地址或操作数，所以早期 CISC 的设计对大量通用寄存器的需求就没有那么迫切。寄存器更多的是被用作特权寄存器、通用用途但功能受限的寄存器，以及一些用于存储地址的寄存器。
面向软件开发的便利性（早期）： 在汇编语言编程时代，更少的指令数量（因为一条指令完成更多工作）可以简化一些汇编代码的编写，减少程序员需要记住的指令种类。
举个例子说明寄存器在 RISC 和 CISC 中的作用差异：
假设我们要计算 `a = b + c`，其中 `a`, `b`, `c` 都存储在内存中。
RISC (ARM/MIPS 风格):
```assembly
LOAD R1, [address_of_b] // 将内存地址中的 b 加载到寄存器 R1
LOAD R2, [address_of_c] // 将内存地址中的 c 加载到寄存器 R2
ADD R3, R1, R2 // 将 R1 和 R2 相加，结果存入 R3
STORE R3, [address_of_a] // 将 R3 中的结果存储回内存地址中的 a
```
这里需要 3 个通用寄存器来完成这个简单的加法。如果有更多的中间计算，需要的寄存器就更多。
CISC (x86 风格):
```assembly
MOV EAX, [address_of_b] // 将内存地址中的 b 加载到 EAX 寄存器
ADD EAX, [address_of_c] // 将内存地址中的 c 加到 EAX 的当前值
MOV [address_of_a], EAX // 将 EAX 中的结果存储回内存地址中的 a
```
在这里，一条 `ADD` 指令可以直接从内存中读取操作数并进行计算，并且结果可以写回内存。理论上，只需要一个寄存器（EAX）来暂存中间结果，或者甚至可以直接在内存和寄存器之间进行操作，所需的通用寄存器数量就相对较少。
2. 历史演进和技术进步：x86 的进化
x86 最初的设计确实遵循了 CISC 的思路，并且寄存器数量相对较少。但是，随着技术的发展，现代 x86 处理器虽然仍然是 CISC 指令集（向前兼容是其设计的重要考量），但其内部实现却已经发生了翻天覆地的变化。
微指令（Microcode）的引入： 现代 x86 处理器在执行 CISC 指令时，并不会直接用硬件逻辑去实现这些复杂的指令。相反，每一条复杂的 x86 指令会被“解码”成一系列更小的、更简单的内部操作，这些操作称为“微指令”（microops）。
超标量与乱序执行： 这些微指令很多时候就类似于 RISC 指令。现代 x86 处理器拥有非常强大的乱序执行引擎和超标量设计，能够同时解码并执行多条微指令。为了支持这一点，CPU 内部实际上会创建大量“私有”的、临时的寄存器（称为 P 寄存器或影子寄存器）。当一条 CISC 指令被解码成多个微指令时，这些微指令就会操作这些内部寄存器，而不会直接暴露给外部程序。
寄存器重命名（Register Renaming）： 这是现代 CPU 的一个关键技术。它允许处理器为每一个操作数（包括内存地址中的数据和来自外部的寄存器值）分配一个临时的、内部的寄存器。这样，即使两条指令引用了相同的外部（可见的）寄存器，但如果它们操作的是不同的数据，处理器就可以使用不同的内部寄存器来执行，避免了寄存器依赖带来的流水线阻塞。这极大地增加了“逻辑上”的寄存器数量。
所以，当我们在编程时看到的 x86 寄存器（如 EAX, EBX, ECX, EDX, ESI, EDI, EBP, ESP 等 8 个 32 位通用寄存器，在 64 位模式下扩展到 RAX, RBX 等 16 个 64 位通用寄存器）确实比 ARM 或 MIPS 的可见通用寄存器数量少。但内在执行层面，现代 x86 的寄存器数量是远超我们看到的数量的，并且通过寄存器重命名等技术，极大地提高了寄存器利用率和并行执行能力。
3. 应用场景和优化目标
ARM/MIPS (RISC): 它们在设计之初就广泛应用于嵌入式系统、移动设备、服务器等领域。在这些领域，功耗、效率和灵活的指令集（便于编译器优化）是重要考量。大量的通用寄存器为编译器生成高效的代码提供了极大的便利，可以最大限度地减少对内存的访问，提高性能和降低功耗。
x86 (CISC): 最初是为了个人电脑市场设计的。在早期，用户更看重软件的可用性和兼容性。CISC 的一些复杂指令确实在一定程度上简化了编译器的工作，并且避免了对昂贵的内存访问的过度依赖。虽然现在 x86 也广泛用于服务器和高性能计算，但其历史包袱决定了其指令集和兼容性问题。
4. 编译器优化和寄存器分配
从编译器角度看，拥有更多的通用寄存器（如 RISC）会使得编译器在进行寄存器分配时有更大的自由度。编译器可以把更多的局部变量和中间结果直接存放在寄存器中，减少对栈（内存）的读写，从而提高代码的执行效率。
而对于 x86 来说，虽然可见的寄存器不多，但编译器仍然可以利用各种技巧来优化。例如，利用函数调用约定（如寄存器传递参数）或者在执行过程中巧妙地利用 CPU 内部的影子寄存器和寄存器重命名技术来提高效率。
总结一下，为什么会有这样的感觉？
1. RISC 设计哲学： ARM 和 MIPS 作为典型的 RISC 架构，天生就设计了大量的通用寄存器，以支持精简的指令集和 Load/Store 架构。
2. CISC 的内部演进： x86 虽然指令集复杂，但其现代处理器内部已经将 CISC 指令分解为微指令，并利用了大量的内部寄存器和寄存器重命名技术，实现了高性能。所以，我们看到的寄存器数量少，不代表其内部的寄存器资源也少。
3. 历史与兼容性： x86 架构背负着长期的历史包袱，必须向前兼容。这意味着它的指令集不能被彻底改变，而 RISC 架构在发展过程中有更大的自由度。
4. 应用领域差异： 不同的架构在设计时，其主要目标市场和侧重点也不同，这也影响了寄存器数量和整体设计。
所以，与其说 ARM 和 MIPS 的寄存器“多”，不如说它们的设计哲学直接地、公开地暴露了大量的通用寄存器给程序员和编译器，以此作为高性能计算的基础。而 x86 则通过更复杂的内部机制，在隐藏其 CISC 本质的同时，也实现了强大的性能。两者殊途同归，都在追求更高的执行效率。
咱们就一层一层地剥开来看。
1. RISC vs. CISC：设计哲学的天壤之别
这是最核心的解释。
RISC (Reduced Instruction Set Computing，精简指令集计算)：ARM 和 MIPS 都属于 RISC 架构。RISC 的设计理念是让指令集尽可能简单、精炼。它的核心思想是：
指令少而精： 每条指令的功能非常单一，而且执行速度快（通常一个时钟周期完成）。
大量通用寄存器： 为了支持这种“指令少”的设计，RISC 架构的设计者将更多的计算任务和数据临时存储的任务交给了寄存器。CPU 内部有很多通用寄存器（比如 ARMv7 有 16 个通用寄存器，ARMv8 AArch64 有 31 个通用寄存器，MIPS 也有 32 个通用寄存器），这些寄存器可以被用来存放数据、地址、中间结果等等。
Load/Store 架构： RISC 通常采用 Load/Store 架构，也就是说，只有专门的 Load 和 Store 指令才能访问内存。其他所有计算指令（加法、减法、逻辑运算等）都只能在寄存器之间进行操作。这样做的好处是，CPU 内部的执行单元可以专注于纯粹的计算，不需要频繁地等待内存访问，从而提高了执行效率。大量的寄存器就成了在这些 Load/Store 操作之间缓存数据的关键。
流水线优化： 指令简单、执行速度快，这为实现高效的指令流水线提供了便利。更多的寄存器也使得在流水线中处理数据和控制流更加顺畅，减少了寄存器冲突和回填（backtracking）的需要。
CISC (Complex Instruction Set Computing，复杂指令集计算)：x86（Intel 和 AMD 的 CPU 所采用的架构）属于 CISC 架构。CISC 的设计理念则相反，它试图通过复杂的指令来完成更多的工作，以此来减少程序中指令的数量，并降低对内存带宽的依赖（在早期的计算环境中，内存和总线速度是很大的瓶颈）。
指令种类繁多： CISC 指令集非常庞大，一条指令可能就可以完成几个 RISC 指令才能完成的事情（例如，一条 x86 指令就可以同时从内存中读取两个数，将它们相加，然后将结果写回内存）。
寄存器数量相对较少（早期）： 由于许多操作可以直接在内存中进行，而且指令本身就可以包含地址信息，或者有专门的寄存器来处理特定的地址或操作数，所以早期 CISC 的设计对大量通用寄存器的需求就没有那么迫切。寄存器更多的是被用作特权寄存器、通用用途但功能受限的寄存器，以及一些用于存储地址的寄存器。
面向软件开发的便利性（早期）： 在汇编语言编程时代，更少的指令数量（因为一条指令完成更多工作）可以简化一些汇编代码的编写，减少程序员需要记住的指令种类。
举个例子说明寄存器在 RISC 和 CISC 中的作用差异：
假设我们要计算 `a = b + c`，其中 `a`, `b`, `c` 都存储在内存中。
RISC (ARM/MIPS 风格):
```assembly
LOAD R1, [address_of_b] // 将内存地址中的 b 加载到寄存器 R1
LOAD R2, [address_of_c] // 将内存地址中的 c 加载到寄存器 R2
ADD R3, R1, R2 // 将 R1 和 R2 相加，结果存入 R3
STORE R3, [address_of_a] // 将 R3 中的结果存储回内存地址中的 a
```
这里需要 3 个通用寄存器来完成这个简单的加法。如果有更多的中间计算，需要的寄存器就更多。
CISC (x86 风格):
```assembly
MOV EAX, [address_of_b] // 将内存地址中的 b 加载到 EAX 寄存器
ADD EAX, [address_of_c] // 将内存地址中的 c 加到 EAX 的当前值
MOV [address_of_a], EAX // 将 EAX 中的结果存储回内存地址中的 a
```
在这里，一条 `ADD` 指令可以直接从内存中读取操作数并进行计算，并且结果可以写回内存。理论上，只需要一个寄存器（EAX）来暂存中间结果，或者甚至可以直接在内存和寄存器之间进行操作，所需的通用寄存器数量就相对较少。
2. 历史演进和技术进步：x86 的进化
x86 最初的设计确实遵循了 CISC 的思路，并且寄存器数量相对较少。但是，随着技术的发展，现代 x86 处理器虽然仍然是 CISC 指令集（向前兼容是其设计的重要考量），但其内部实现却已经发生了翻天覆地的变化。
微指令（Microcode）的引入： 现代 x86 处理器在执行 CISC 指令时，并不会直接用硬件逻辑去实现这些复杂的指令。相反，每一条复杂的 x86 指令会被“解码”成一系列更小的、更简单的内部操作，这些操作称为“微指令”（microops）。
超标量与乱序执行： 这些微指令很多时候就类似于 RISC 指令。现代 x86 处理器拥有非常强大的乱序执行引擎和超标量设计，能够同时解码并执行多条微指令。为了支持这一点，CPU 内部实际上会创建大量“私有”的、临时的寄存器（称为 P 寄存器或影子寄存器）。当一条 CISC 指令被解码成多个微指令时，这些微指令就会操作这些内部寄存器，而不会直接暴露给外部程序。
寄存器重命名（Register Renaming）： 这是现代 CPU 的一个关键技术。它允许处理器为每一个操作数（包括内存地址中的数据和来自外部的寄存器值）分配一个临时的、内部的寄存器。这样，即使两条指令引用了相同的外部（可见的）寄存器，但如果它们操作的是不同的数据，处理器就可以使用不同的内部寄存器来执行，避免了寄存器依赖带来的流水线阻塞。这极大地增加了“逻辑上”的寄存器数量。
所以，当我们在编程时看到的 x86 寄存器（如 EAX, EBX, ECX, EDX, ESI, EDI, EBP, ESP 等 8 个 32 位通用寄存器，在 64 位模式下扩展到 RAX, RBX 等 16 个 64 位通用寄存器）确实比 ARM 或 MIPS 的可见通用寄存器数量少。但内在执行层面，现代 x86 的寄存器数量是远超我们看到的数量的，并且通过寄存器重命名等技术，极大地提高了寄存器利用率和并行执行能力。
3. 应用场景和优化目标
ARM/MIPS (RISC): 它们在设计之初就广泛应用于嵌入式系统、移动设备、服务器等领域。在这些领域，功耗、效率和灵活的指令集（便于编译器优化）是重要考量。大量的通用寄存器为编译器生成高效的代码提供了极大的便利，可以最大限度地减少对内存的访问，提高性能和降低功耗。
x86 (CISC): 最初是为了个人电脑市场设计的。在早期，用户更看重软件的可用性和兼容性。CISC 的一些复杂指令确实在一定程度上简化了编译器的工作，并且避免了对昂贵的内存访问的过度依赖。虽然现在 x86 也广泛用于服务器和高性能计算，但其历史包袱决定了其指令集和兼容性问题。
4. 编译器优化和寄存器分配
从编译器角度看，拥有更多的通用寄存器（如 RISC）会使得编译器在进行寄存器分配时有更大的自由度。编译器可以把更多的局部变量和中间结果直接存放在寄存器中，减少对栈（内存）的读写，从而提高代码的执行效率。
而对于 x86 来说，虽然可见的寄存器不多，但编译器仍然可以利用各种技巧来优化。例如，利用函数调用约定（如寄存器传递参数）或者在执行过程中巧妙地利用 CPU 内部的影子寄存器和寄存器重命名技术来提高效率。
总结一下，为什么会有这样的感觉？
1. RISC 设计哲学： ARM 和 MIPS 作为典型的 RISC 架构，天生就设计了大量的通用寄存器，以支持精简的指令集和 Load/Store 架构。
2. CISC 的内部演进： x86 虽然指令集复杂，但其现代处理器内部已经将 CISC 指令分解为微指令，并利用了大量的内部寄存器和寄存器重命名技术，实现了高性能。所以，我们看到的寄存器数量少，不代表其内部的寄存器资源也少。
3. 历史与兼容性： x86 架构背负着长期的历史包袱，必须向前兼容。这意味着它的指令集不能被彻底改变，而 RISC 架构在发展过程中有更大的自由度。
4. 应用领域差异： 不同的架构在设计时，其主要目标市场和侧重点也不同，这也影响了寄存器数量和整体设计。
所以，与其说 ARM 和 MIPS 的寄存器“多”，不如说它们的设计哲学直接地、公开地暴露了大量的通用寄存器给程序员和编译器，以此作为高性能计算的基础。而 x86 则通过更复杂的内部机制，在隐藏其 CISC 本质的同时，也实现了强大的性能。两者殊途同归，都在追求更高的执行效率。
网友意见
RISC目前有一款势头很猛的开源ISA，叫做RISCV，是体系结构界开山鼻祖，Berkley的David Patterson带领完成的。（之前所有RISC也是他...）题主提到的MIPS和ARM和它差不太多，一些基本的设计思路都一样。
到底有多少个寄存器，和编译时的寄存器分配关系很大——寄存器太少的话，就要经常把寄存器上的内容倒腾到内存里去，这一来一回用时实在是太大了；寄存器太多的话，根本用不完，白白花了材料钱和制作费。Patterson在他的《计算机体系结构：量化研究方法》这本教材里给出了一个寄存器数目的效用曲线，根据他的统计结果，大致结论是寄存器数目在16-32个之间，对于目前的编译技术而言是最优的选择。（书不在手边，有时间了会补上这个图。）
所以回过头，我们来看RISCV，五位寄存器编码，刚好32个寄存器。说一句题外话，RISCV的编码设计极其精巧，有兴趣的同学一定要写一下RISCV模拟器，体会一下Patterson大佬的设计有多精巧。
RISC ISA有一个大概的通性，就是指令的编码非常巧妙，即可以压缩编码，又能快速解码。这应该是CISC远远比不上的，所以现在的CISC芯片里实际上是包了一个RISC芯片的...
最后说一下CISC的寄存器。按照本篇回答的观点，寄存器在16-32个效用最高，再加上x86的历史遗留的寻址问题，（386寻址是上计算机组成的时候过不去的坎...）导致x86不可能支持过多的通用寄存器——一是成本和收益不对等，二是通用寄存器会挤占别的特殊寄存器（比如寻址需要用到的基地址寄存器等）。除此之外，寄存器过多，会使得指令编码难以设计，尤其是解码器难以快速解码。
比如你原来有32个通用寄存器，然后你有一套用在32个寄存器上的CISC指令。现在突然变成64个寄存器，怎么在兼容原有指令的基础之上给新加的32个寄存器编码呢？一种思路是直接在所有指令后面加上几位，用来指示各个寄存器的“新旧”，这样设计的话，本来就复杂的CISC解码器就更复杂了...另外一种思路是在原来的那套指令上就留好冗余，用于扩展，但这样浪费太大，一条指令可能也就32到64位，里面有三到四位留作冗余...
以上，欢迎讨论。对RISCV有兴趣的同学，欢迎大家关注我的GitHub LC-John，里面有我上体系实习课时写的RISCV模拟器。
// 2018.12.13更新
评论区有几个老哥说x86的寄存器XER这些前后缀是扩展。是没错，但这些是汇编扩展啊，又不是机器码扩展...汇编扩展加个字母就行了，机器码扩展可是得多用bit的呀...
旧版本里8个寄存器，每个寄存器3bit编码就行；现在加8个，一共16个，每个寄存器至少4bit编码。问题就是多出来这个bit怎么办，解码的时候解码器怎么知道这是旧的3bit编码寄存器还是新的4bit编码寄存器呢。另一种方案就是放弃原先的3bit编码，直接全部换4bit编码，行是行，但是无法向前兼容。最后一种方案，在3bit就能编码的时代，超前思考，用4bit编码，预留出来1个目前无用的bit等着未来扩展，这里的问题就是太浪费了，每个寄存器就浪费25%的存储。
上述编码问题，一直都是也应该一直都会是很难解决的问题，不管是risc还是cisc，都会遇到。risc的方案基本都是统计一下多少个够用，然后直接设计这么多，不再扩展。
以及修正一下关于RISC-V通用寄存器的说法。RISCV的ISA里规定的是32个通用寄存器，其中x0永远为0，也就是说实际可用的是31个。
为了支持主流操作系统，例如Linux，一般规定特殊使用前几个寄存器，比如x1，也就是ra，用来放返回地址，x2，也就是sp，用来指示栈顶等。最后实际可用的通用寄存器不到32个。具体请见下图。
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