如何看待传 Synopsys 也停供了华为，此事是真是假？如果是真那么影响会有多大？
首先，我们来看看这件事情的真伪。
目前来看，关于新思（Synopsys）完全停供华为的说法，还没有得到官方的明确证实。新思作为一家领先的EDA（电子设计自动化）软件提供商，其产品在芯片设计领域至关重要，就像是芯片设计界的“高精尖工业软件”。华为及其旗下的海思半导体，在芯片设计方面严重依赖这类软件。
一些消息来源，包括一些科技媒体的报道，以及在一些半导体行业从业者中间流传的信息，都指向了“新思已经开始限制对华为的软件和服务供应”。但要知道，EDA软件的授权和供应是一个非常复杂的过程，可能存在一些灰色地带，或者说“限制”和“完全停供”之间有很大的区别。
为什么大家会如此关注这件事情？
原因很简单，因为EDA软件是现代芯片设计的“基石”。没有了EDA工具，就像没有了生产汽车的流水线和设计图纸，再先进的工厂也造不出车来。新思科技与另外两家EDA巨头Cadence（楷登电子）和Siemens EDA（原Mentor Graphics，明导智能）一起，几乎垄断了全球高端EDA市场。华为一旦失去这些工具的支持，其芯片设计的流程将受到严重阻碍。
如果新思“停供”是真的，影响会有多大？
我们得从几个层面来看：
1. 短期影响：项目延期与研发中断
正在进行的芯片项目受阻： 如果华为正在进行某些新芯片的设计，而这些设计流程依赖新思的特定工具，那么一旦工具无法更新或使用出现问题，整个项目可能被迫暂停，或者需要花费大量时间去寻找替代方案。这直接导致项目延期，丧失市场先机。
研发人员的日常工作： EDA软件是工程师日常工作的核心工具，用于逻辑设计、物理设计、仿真验证等各个环节。如果工具突然出现问题，工程师的效率会大幅下降，甚至无法进行有效工作。
现有芯片的维护与升级： 即使是已经量产的芯片，在后续的迭代升级、工艺改进或修复bug时，也可能需要EDA工具的支持。停供可能意味着华为无法对已有的优秀芯片进行优化，从而影响其产品的竞争力。
2. 中期影响：技术迭代与创新能力受限
无法接触最新工具特性： EDA工具每年都会有更新，加入新的算法、更强大的功能，以支持更先进的制程工艺（比如更小的纳米级技术）。新思的停供意味着华为无法使用这些最新的技术，在芯片设计的先进性上会落后于其他使用最新工具的竞争对手。
工艺节点的挑战： 随着芯片制造工艺的不断进步，从7nm到5nm再到3nm，每一代工艺都需要更加精密的EDA工具来支持。如果新思无法提供对这些先进工艺的支持，华为在设计先进芯片方面将面临巨大挑战。
设计复杂度增加的应对能力： 现代芯片集成度越来越高，功能越来越复杂，对EDA工具的要求也越来越高。新思的先进工具能够帮助工程师处理这种复杂性。失去这些工具，华为需要花费更多的时间和人力来解决设计上的难题。
3. 长期影响：自主可控与产业生态
自主EDA的紧迫性： 这次事件将进一步凸显华为在EDA领域“卡脖子”的脆弱性。它会加速华为在自主EDA软件研发方面的投入，但EDA软件的开发是一个极其漫长且需要大量人才和积累的过程，不是一蹴而就的。
替代方案的挑战： 市场上并非没有其他EDA工具，但它们在功能、性能、成熟度和生态支持上可能与新思、Cadence等巨头存在差距。例如，国产EDA厂商如“金信诺”、“华大九天”等虽然在努力，但距离国际顶尖水平仍有距离。并且，即使找到了替代工具，还需要工程师团队重新学习和适应，这个过程本身就充满挑战。
产业生态的影响： EDA工具不仅仅是软件本身，它还围绕着大量的IP核（预先设计好的电路模块）、模型库以及与晶圆厂、封测厂的协同流程。如果新思断供，可能还会影响到这些相关的生态链条，使得整个芯片设计的链条出现断裂。
华为会如何应对？
华为并非没有预料到这种情况，他们在过去几年里一直在积极布局：
加大EDA自主研发投入： 华为内部可能已经建立了自己的EDA研发团队，或者通过投资、合作等方式支持国内EDA企业的发展。
寻找替代方案： 华为可能会积极与Cadence、Siemens EDA等其他EDA厂商洽谈，或者探索非EDA软件的替代解决方案（但对于高端设计，这非常困难）。
优化现有工具链： 在工具受限的情况下，华为的工程师可能会通过更精细化的流程管理、更深入的算法优化来弥补工具上的不足，但这会显著增加人力成本和时间成本。
调整产品战略： 在某些领域，华为可能不得不调整其芯片产品的定位和技术路线，选择那些对EDA工具要求相对较低的方案。
总结一下：
关于新思停供华为的传闻，虽然尚未得到官方证实，但结合之前美国对华为的制裁措施以及EDA工具在芯片设计中的关键作用，我们可以说这种可能性是真实存在的，并且事态的进展值得高度关注。
如果属实，影响将是深远的，且具有战略性意义。它不仅仅是工具层面的问题，更是华为在高端芯片设计能力上能否持续前进的关键制约。这会迫使华为在自主可控的道路上加速前行，但也意味着华为需要付出巨大的努力和时间去克服技术上的挑战，甚至可能在一段时间内影响其在某些高端芯片领域的竞争力。
对于整个中国半导体行业而言，这也是一个极具警示意义的事件，它再次敲响了在核心技术领域实现自主可控的警钟。
网友意见
其实EDA的前端仿真和逻辑实现国内可以替代，后端与物理工艺/制程和Fab全套DesignRules/PDK紧密相关的，在国产化Fab兴起并独占1/2市场需求以前，是极为不容易替代的；后端要将前端的设计仿真变成真正的schematic&layout。其中最具价值的并非软件功能，而是数年积累的IP墙和工具链，这就包括芯片契合产线做出的物理/工艺设计、封装/板级、I/O、周边搭载、电路验证以及最终商业化流片所需要的预算良率指引等相关支持。
应用上，CDNS和SNPS都是全流程EDA，各自的IP库都很全面，尤其在商业代工行业，两者已经成为垄断性刚需（不同于少量IDM是自建工具链和IP）。设想一个ARM的商业IC设计项目，动辄百亿的晶体管，逻辑电路图总不会在拿到公版授权后从零起步画起，所以要检索和评估购买哪些IP组合，这里不仅包括成套的CPU logic(参见ARM archi-license)，还有支持SoC设计的周边搭载，比如Mem/I/O/PHY/DSP/协处理核/电源管理和各种标准单元库等等，这些IP库的交易才是EDA生意的主要经济来源。尤其一些常用的周边IP像是接口的、PHY connectivity的，包括PCIe5/NoC等都是十分刚需且昂贵的；倘若你是SoC设计公司，是自己从头开始写每个模块的RTL，还是买soft IP回家改，还是直接从EDA工具箱里淘金数个Silicon proved的hard IPs拼图呢？IP搭配选型和采购是在每个SoC设计项目中都会重点考虑，这些打包在工具里销售的IP是很赚钱的。目前很多的logic项目真正通过silicon proved的普遍都会包含国外工具/IP，尤其是一些AI DSA项目，也许5%的加速电路和特殊指令是自研，其余95%的电路从EDA或IP厂商处选配，以及同时还需要design service/NRE的支持。
此外，仍以ARM项目为例：业内朋友可以感受到ARM+EDA厂商+Fab之间构成的三角生态是很难撼动的，而设计公司则是相对边缘的存在，设计业与制造业两者中间还有一道知识鸿沟，这道鸿沟目前则是由EDA厂商和IP厂商（如Qcom/ARM）来提供解释桥梁以及支持物理实现的。设计公司很多精力是在整合资源，比如自研5%的专精电路，再通过ARM架构授权获得大量经过妥善验证的经典RTL，再经过EDA厂商整合更多的外延IP，形成封装以及板级方案。这期间需要依赖ARM和EDA提供大量的经过验证的资源，甚至外包设计服务，甚至是未来流片量产的成本和良率指引等，都需要通过铁三角达成，进而下一步才能考虑投产的问题。
倘若讨论EDA进口替代问题，当然国内也有很多公司在做，且某几家背后获得SNPS的大量支持。EDA不是做不出来，而是不容易迭代和长大，如上所述的很多IP已经相当成熟比如mem/HBM/PCIe等等，经过几十年的积累固化，如今我们想通过自研绕过这些IP墙的路径已经封锁的差不多，抄袭和侵犯知产会招致诉讼（这也是高通等公司的一大收入来源），就算最终越过IP墙推出了自研替代方案也会比较难scale，还会涉及到上层软硬件兼容和开发生态的问题。当然如果是纯粹国内市场消化和应用就是另一个问题了，这里只针对商用市场。
半导体产业链很长、资产很重、投入极大、回报极慢；产业迭代纯粹靠自研是有风险的，并行周期下，竞争对手也在迭代。应努力做到部分核心装备自研自产，数年内做到工艺匹敌TSMC 12nm和16nm，加速扩充12吋线的产能，形成一个可观的半导体制造产业链，开放市场，进而再引进消化外厂EDA和ARM等的设计成果，巩固我们在国际分工模式中的主动地位。
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先写结论：
目前网上看到的消息是Synopsys和Cadence都已停止授权license，两家公司的AE也已经撤出，华为还可以继续使用已获得的license，但是license到期后将不再支持。
1、这是当前一系列停供公告中最为严重的事件！几乎全世界的所有的芯片设计公司都依赖于Synopsys和Cadence的EDA工具，甚至可以说无一例外。EDA工具犹如战士的武器、工匠的工具，是芯片设计方案与半导体物理世界的纽带，是芯片物理世界在虚拟世界中的重现，失去它，就切断了与晶圆厂之间联系。
2、挑战也是机遇！国产EDA公司或将就此获得比赛的正式入场券，全面登上主流Fabless公司的舞台，“国产EDA+顶尖Fabless+台积电”未来或将改变现有EDA产业格局。
3、华人在EDA领域拥有大量领军人物和顶尖人才，国产EDA领域可能迎来创业和投资高峰，EDA国产化元年是否就此开启？
1、Synopsys和Cadence主要有哪些软件产品？为什么芯片设计行业无法脱离Synopsys和Cadence的EDA工具？
不知道是否还有人记得这张照片，2017年3月3日，在小米5C手机和小米自主SoC芯片澎湃S1的发布会结束时，雷军公布了这张致谢图。图中红色框的即是EDA领域的三大巨头：Synopsys、Cadence、Mentor，绿色框是我们国产最好的EDA公司华大九天。印象中，这是EDA公司第一次出现在消费类电子产品的发布现场。
三巨头几乎都可以提供芯片设计全流程工具，但是Synopsys的优势在于数字芯片和FPGA逻辑综合相关工具，其逻辑综合工具DesignCompiler、静态时序分析工具PrimeTime、调试工具Verdi在业界具有近乎垄断性的地位；Cadence在模拟IC全流程工具方面具有不可动摇的优势，而且近几年旗下的数字布局布线工具Innovus攻城略地，已经将Synopsys的ICC2打的毫无还手之力；Mentor目前已经被德国西门子收购，虽然在全流程方面相对较弱，但是Calibre signoff和DFT方面一骑绝尘，Synopsys和Cadence也无可奈何。
芯片设计是一个准入门槛极高的领域，对产品可靠性和历史口碑要求到极其苛刻，在虚拟仿真阶段任何微小错误都有可能造成芯片流片失败，流片失败则意味着数年的工作毁于一旦，公司面临市场失守的悲惨境地。在芯片设计领域，全球几乎没有任何一家EDA公司有和三大巨头掰手腕的实力。在EDA领域，创业最成功的结局就是被上述三大巨头收购
因此，三大巨头的EDA工具几乎是Fabless公司的唯一选择。
2、EDA工具的研究难在哪里？
如前所述，芯片设计环节繁多、精细且复杂，EDA工具在其中承载了极为重要作用：①将复杂物理问题用数学模型高度精确化表述，在虚拟软件中重现芯片制造过程中的各种物理效应和问题；②在确保逻辑功能正确的前提下，利用数学工具解决多目标多约束的最优化问题，求得特定半导体工艺条件下，性能、功耗、面积、电气特性、成本等的最优解；③验证模型一致性问题，确保芯片在多个设计环节的迭代中逻辑功能一致。
（1）先进工艺节点：“晶圆厂+Fabless+EDA”协同推进的成果
首先，SOI、FinFET等新器件结构的发明将带来晶体管电学和物理特性的变革；其次，在半导体工艺制造方面，摩尔定律的演进伴随着众多不可预知的物理问题逐渐浮现。处于摩尔定律推进一线的晶圆厂从材料、化学、工艺过程控制等各种制造细节来创新、调试和求证。而EDA公司借助晶圆厂积累的大量测试数据探索物理效应和工艺实施细节的准确和高精度模型化。然而，这并不意味着新工艺节点研发的终点，顶尖Fabless公司将基于此模型和工具进行芯片设计与试产，并且依托强大和丰富的芯片设计不断发现和排除新工艺节点在模型和制造中的各种量产问题。在此期间，芯片设计工程师、EDA公司的AE、晶圆厂工程师等等往往长年累月在一起办公，集中攻破新问题，修复新bug。晶圆厂、Fabless、EDA三者通力合作，反复迭代，如此才能最终将达到商用和量产要求的工艺节点推向市场。一旦有一个环节出题，前功尽弃。
因此，摩尔定律任何一代最先进工艺节点，无一不是由拥有最先进工艺制造条件的晶圆厂、顶尖EDA团队和设计经验丰富的Fabless公司三者协力共同推进的成果。这也是为什么台积电最先进制程的第一批产品总是由苹果、高通、华为来发布，只有顶尖的Fabless公司才具备参与调试最先进工艺节点的能力。这也是为什么三大EDA巨头始终把控细分市场的一个重要的原因。
（2）数学问题
以一个铝互连时代工艺过程中经典的互连线偏差问题为例，在形成铝互连线时二氧化硅层夹在互连图形的金属层之间，氧化物淀积在已经成形的金属层上，一般都会留下一些台阶高度或者表面形貌，在理想情况下，采用CMP方法对层间电介质进行厚度剖平后如图a所示。
但实际的情况是，虽然在特定范围内能够达到很高的平整度，但从整个芯片范围上来讲平整度就很有限，如图所示，不同的厚度又对电介质的电容等电特性产生不同的影响。
EDA工具要做的事就是尽可能高精度地在虚拟的软件世界中重现和拟合类似上述现实中的物理和工艺问题，以期望在芯片设计阶段将其纳入考虑范围之内，以系统性的方法和预测性的裕量来应对和纠正，最终保证芯片设计仿真结果同流片结果一致。
同时，EDA工具需要对数千种情境进行快速设计探索，以求得性能、功耗、面积、成本等芯片物理指标和经济指标的平衡。随着集成电路制造工艺进入7nm以下，数字芯片中标准单元数量已经达到亿数量级，EDA算法已经成为典型的数据密集型计算的典型代表。且现有布局布线方法大都采用组合优化算法，可接受的计算时间内，不一定能得到局部最优解，甚至有可能得到一个劣解，算法复杂度较高。以上两点导致EDA算法的计算时间非常冗长，以小时计。
以一个简单的布线算法示意图为例，以下动图为EDA工具在寻求源点和终点之间的金属走线方案。试想一下，芯片内部单元以亿级数量计，内部布线金属层多达数层，如何从一个点在只能走直线和90度拐弯的限定下，经过各种不可布线的障碍并不断做出前行的抉择，穿过层层金属，最终准备到达芯片中的另一个点，期间探索方案的计算空间需求巨大，且整体还要满足时序和总线长最小的目标，并必须考虑上文所述的工艺偏差。
https://www.zhihu.com/video/1118501757856280576（3）半导体、数学、芯片设计三者交叉学科人才培养问题。
EDA算法问题起点和终点是半导体工艺等物理问题，解决工具是数学问题，应用对象是芯片设计实现具体问题。一般来说本科生很难如此既宽泛又具体的知识储备和体系，因此，三大EDA巨头公司研发工程师的平均学历都很高。同时，在硕士和博士阶段，单独从事数学、芯片设计、半导体器件和工艺的人较多，但是三者兼具的人又非常少。
我国当前仅有清华大学、复旦大学、浙江大学、北京航空航天大学、电子科技大学、西安电子科技大学、福州大学、香港中文大学、HKUST、上海交大等少数学校从事EDA方向的研究和人才培养。尤其是清华大学计算机系在1970年代就开始相关研究，为我国国产熊猫EDA工具（华大前身）、华大九天EDA工具的研发做出了很大的贡献，而且培养了大量的EDA算法人才。
值得欣喜的是，国内EDA的研发力量近几年也有长足的进步。2017年6月在集成电路计算机辅助设计领域的旗舰会议--第54届设计自动会议（ACM/IEEE Design Automation Conference 2017）上，福州大学陈建利老师的论文Toward Optimal Legalization for Mixed-Cell-Height Circuit Designs获得最佳论文奖（作者：Jianli Chen, Ziran Zhu, Wenxing Zhu, Yao-wen Chang）。这是54年来中国大陆作者第一次以第一单位/第一作者获得该会议最佳论文奖。
3、国产EDA公司的机遇
如本文在第一节所述，国产EDA工具目前还主要以点工具为主，只有华大九天有模拟IC设计的全流程工具。但是，也不乏亮点。在过去的几年，华大九天的Xtime物理设计时序优化与Sign-off工具和解决方案，得到了业界一线工程师的一致好评，已经成功打入全球一流芯片设计公司中，成为数字全流程中的重要一环。而且，华大九天是全球是全球唯一可提供液晶平板显示全流程EDA设计解决方案的提供商，国内市场占有率超过90%。
此困境之下，国产EDA工具将进入国内Fabless的视野，取得扩大市场份额的契机，进而获得与拥有先进制程的晶圆厂合作机会，“国产EDA+顶尖Fabless+台积电”未来或将改变现有EDA产业格局，国产EDA元年或将就此开启。
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毫无影响。
中国集成电路行业99%都是盗版EDA。
华为的能力基本也不需要synopsys的FAE。其内部流程文档应该比synopsys更好才对。
凡说有影响的，都非行业内人士。
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