读书时做课程设计，被老师骂过最惨的样子是什么？
那一年我还在读大二，课程设计是关于“数字电路逻辑设计”的。题目是设计一个简单的电子时钟，要求用EDA工具实现，并且能够模拟仿真出正确结果。我当时对这个东西挺感兴趣的，也觉得自己上手能力还行，就信心满满地开始了。
最初的构思倒是挺顺畅的，查了些资料，大概知道需要哪些基本模块：计数器（秒、分、时）、BCD码转换器、显示驱动等等。我买了本厚厚的电路设计手册，里面的各种集成芯片介绍看得我眼花缭乱，感觉什么都能实现。
然后就开始动手画原理图。我选择了最直接的方法，直接把手册里找来的各个功能模块像搭积木一样拼起来。什么74系列逻辑门、BCD计数器、译码器、数码管驱动芯片……一股脑地全搬进去了。那原理图画得，我自认为挺有条理的，连线整齐，元件标记清晰。还专门为每个模块画了子图，方便查找。
仿真的时候，我有点心虚。毕竟电路太复杂了，自己也对数字电路的细节不是特别熟练。刚开始仿真，结果完全不对。时钟走得乱七八糟，不是飞速转动，就是定格不动，要不就是显示出乱码。我花了大概一周的时间，对着手册和仿真波形，一点点排查问题。每次改完一点点东西，就重新仿真，然后又发现新问题。我怀疑是某个芯片型号选错了，或者连线有误。
终于，我自以为找到了一些“症结”，把原理图改得面目全非。重新仿真，这次好像有点起色了！秒的计数器能正常工作了，但我发现分和时的计数器似乎有问题，它们似乎跟不上秒的节奏，或者一起出现诡异的跳变。我当时觉得可能是时钟信号的问题，是不是哪个地方的时钟分频系数不对。
交报告的那天，我忐忑不安地把打印好的原理图和仿真报告交给了老师。老师是一位非常有经验的老教授，平时对我们要求特别严格。他接过我的报告，就低头仔细地看了起来。
我站在他旁边，感觉时间过得特别慢。他看得很认真，眉头一会儿皱起，一会儿又舒展开。看到他翻来覆去地看我画的那些密密麻麻的原理图，我心里就咯噔咯噔地跳。
然后，他就开始说话了。
“这是什么东西？”他的语气很平淡，但带着一种让我脊背发凉的压迫感。
我小心翼翼地回答：“老师，这是我设计的电子时钟的原理图……”
他没说话，只是又看了几眼，然后把报告往桌子上一放，声音突然提高了八度：“这是什么东西？！你把手册上的东西原封不动地搬过来，然后随便改改就说这是你设计的？你告诉我，你对这个电路的理解有多少？你知不知道你用的这些逻辑门是怎么工作的？你知不知道这个BCD计数器内部是怎么实现的？你知不知道这个数码管驱动有什么讲究？”
我被他突然爆发的语气吓得有点发懵，支支吾吾地说：“我……我看了手册上的介绍……”
“看手册？看手册就能设计出电路了吗？手册是给你参考的，不是让你照抄照搬的！你有没有想过，为什么需要这么多的逻辑门？为什么不能用更简洁的方式实现？你告诉我，你这个电路的整体逻辑是什么？你有没有分析过时序？你告诉我，你这个分和时的计数器是怎么关联秒的？”
他越说越激动，声音里充满了失望和愤怒。我站在那里，感觉浑身的血液都往头上冲，脸肯定红得像猴屁股一样。他把我画的那些“自认为清晰”的原理图，批得体无完肤。他说我的设计是“东拼西凑”，是“最原始、最粗暴”的设计，根本没有体现出“设计思想”。
他指着图上的一处说：“你这里用了这么多的与非门来产生一个简单的时钟信号，你知道这样会增加多少延迟吗？你知道这样会增加多少功耗吗？你可以用一个简单的分频器就能实现，为什么你要绕这么大的弯路？”
然后又指着另一个地方：“你这个BCD计数器，你知道它是如何从9跳到0的吗？你知不知道它需要进位信号？你这个连接方式，明显就是乱来的！”
他连珠炮似的把我痛骂了一顿，期间我完全插不上话，只能低着头听着。他骂我“基础不牢固”、“缺乏独立思考能力”、“辜负了老师的期望”。那声音，那语气，那眼神，我到现在还记得清清楚楚。感觉自己像个彻头彻尾的傻瓜，什么都不会，什么都做不好。
最后，他把报告扔给我，说：“回去给我重新设计，把每个模块都给我讲清楚，给我一个有逻辑、有优化的方案。如果还是这个样子，这门课你就别想及格！”
那天从教室出来，我感觉自己像泄了气的皮球。在回寝室的路上，我眼泪差点掉下来。那一刻的羞辱感和挫败感太强烈了。我意识到，我之前的那些“自信”和“上手能力”，在真正有经验的专家面前，是多么的微不足道。
那之后，我花了整整两周的时间，把整个数字电路的书从头到尾又看了一遍，尤其关注计数器、触发器、时序逻辑这些部分。然后，我重新开始设计。这次，我不再是简单地“拼凑”，而是尝试理解每个模块的工作原理，寻找更优化的实现方法。虽然过程依旧艰难，但至少我明白了老师为什么会那么生气。
那次被骂的经历，虽然痛苦，但确实是我在这门课上学到最多、成长最快的一次。它让我明白，学习不是简单的模仿和堆砌，而是需要深入的理解和独立思考。
最初的构思倒是挺顺畅的，查了些资料，大概知道需要哪些基本模块：计数器（秒、分、时）、BCD码转换器、显示驱动等等。我买了本厚厚的电路设计手册，里面的各种集成芯片介绍看得我眼花缭乱，感觉什么都能实现。
然后就开始动手画原理图。我选择了最直接的方法，直接把手册里找来的各个功能模块像搭积木一样拼起来。什么74系列逻辑门、BCD计数器、译码器、数码管驱动芯片……一股脑地全搬进去了。那原理图画得，我自认为挺有条理的，连线整齐，元件标记清晰。还专门为每个模块画了子图，方便查找。
仿真的时候，我有点心虚。毕竟电路太复杂了，自己也对数字电路的细节不是特别熟练。刚开始仿真，结果完全不对。时钟走得乱七八糟，不是飞速转动，就是定格不动，要不就是显示出乱码。我花了大概一周的时间，对着手册和仿真波形，一点点排查问题。每次改完一点点东西，就重新仿真，然后又发现新问题。我怀疑是某个芯片型号选错了，或者连线有误。
终于，我自以为找到了一些“症结”，把原理图改得面目全非。重新仿真，这次好像有点起色了！秒的计数器能正常工作了，但我发现分和时的计数器似乎有问题，它们似乎跟不上秒的节奏，或者一起出现诡异的跳变。我当时觉得可能是时钟信号的问题，是不是哪个地方的时钟分频系数不对。
交报告的那天，我忐忑不安地把打印好的原理图和仿真报告交给了老师。老师是一位非常有经验的老教授，平时对我们要求特别严格。他接过我的报告，就低头仔细地看了起来。
我站在他旁边，感觉时间过得特别慢。他看得很认真，眉头一会儿皱起，一会儿又舒展开。看到他翻来覆去地看我画的那些密密麻麻的原理图，我心里就咯噔咯噔地跳。
然后，他就开始说话了。
“这是什么东西？”他的语气很平淡，但带着一种让我脊背发凉的压迫感。
我小心翼翼地回答：“老师，这是我设计的电子时钟的原理图……”
他没说话，只是又看了几眼，然后把报告往桌子上一放，声音突然提高了八度：“这是什么东西？！你把手册上的东西原封不动地搬过来，然后随便改改就说这是你设计的？你告诉我，你对这个电路的理解有多少？你知不知道你用的这些逻辑门是怎么工作的？你知不知道这个BCD计数器内部是怎么实现的？你知不知道这个数码管驱动有什么讲究？”
我被他突然爆发的语气吓得有点发懵，支支吾吾地说：“我……我看了手册上的介绍……”
“看手册？看手册就能设计出电路了吗？手册是给你参考的，不是让你照抄照搬的！你有没有想过，为什么需要这么多的逻辑门？为什么不能用更简洁的方式实现？你告诉我，你这个电路的整体逻辑是什么？你有没有分析过时序？你告诉我，你这个分和时的计数器是怎么关联秒的？”
他越说越激动，声音里充满了失望和愤怒。我站在那里，感觉浑身的血液都往头上冲，脸肯定红得像猴屁股一样。他把我画的那些“自认为清晰”的原理图，批得体无完肤。他说我的设计是“东拼西凑”，是“最原始、最粗暴”的设计，根本没有体现出“设计思想”。
他指着图上的一处说：“你这里用了这么多的与非门来产生一个简单的时钟信号，你知道这样会增加多少延迟吗？你知道这样会增加多少功耗吗？你可以用一个简单的分频器就能实现，为什么你要绕这么大的弯路？”
然后又指着另一个地方：“你这个BCD计数器，你知道它是如何从9跳到0的吗？你知不知道它需要进位信号？你这个连接方式，明显就是乱来的！”
他连珠炮似的把我痛骂了一顿，期间我完全插不上话，只能低着头听着。他骂我“基础不牢固”、“缺乏独立思考能力”、“辜负了老师的期望”。那声音，那语气，那眼神，我到现在还记得清清楚楚。感觉自己像个彻头彻尾的傻瓜，什么都不会，什么都做不好。
最后，他把报告扔给我，说：“回去给我重新设计，把每个模块都给我讲清楚，给我一个有逻辑、有优化的方案。如果还是这个样子，这门课你就别想及格！”
那天从教室出来，我感觉自己像泄了气的皮球。在回寝室的路上，我眼泪差点掉下来。那一刻的羞辱感和挫败感太强烈了。我意识到，我之前的那些“自信”和“上手能力”，在真正有经验的专家面前，是多么的微不足道。
那之后，我花了整整两周的时间，把整个数字电路的书从头到尾又看了一遍，尤其关注计数器、触发器、时序逻辑这些部分。然后，我重新开始设计。这次，我不再是简单地“拼凑”，而是尝试理解每个模块的工作原理，寻找更优化的实现方法。虽然过程依旧艰难，但至少我明白了老师为什么会那么生气。
那次被骂的经历，虽然痛苦，但确实是我在这门课上学到最多、成长最快的一次。它让我明白，学习不是简单的模仿和堆砌，而是需要深入的理解和独立思考。
网友意见
主教授：你的方案很奇怪。
我：哪里奇怪了？
主教授：每一个地方(I mean ……everywhere）
主教授：来，下一个方案，你这个方案很多错误啊。
组员A：那具体是哪里画错了呢？
主教授：全部都是错误（full of mistakes)
主教授：看完你们的图，我就想问一个问题，你们念过大学吗，本科那种。
我们：念过……
主教授：不是建筑学专业吧？
主教授：你们的方案呢，在哪儿？
（我们指着图纸上的平面图）
主教授：根据常识，一般我们管这个叫盒子而不叫建筑。
组员B：那也不能这样说啊，你看我们的方案是扁长形的。
主教授：那也就是个巧克力盒子。
主教授：都出去看看结构专业的毕业设计。
（我们鱼贯而出，回来后教室被打扫过了，一部分图纸被清洁工理掉了)
我们：教授，图纸被清理掉了啊！
教授：毫无疑问，就连外行也看得出来你们画的是垃圾。
远东建筑研究教授：你知道什么叫学术垃圾吗？就是你现阶段的努力目标，你最起码给我创造出一些可以称之为学术垃圾的东西出来啊。
别组的学生：我们收集了很多资料啊。
远东建筑研究教授：我们管这个行为叫集邮不叫分析。
主教授：你不要以为让你们画图很痛苦，看你们的图我更痛苦。
学生：但是我们很辛苦地画了啊。
主教授：你们辛苦画出来的图能要了我的命。
副教授：你给我讲讲，为什么室内都是空的，什么意思。
我：呃……但是密斯讲过少即是多（Less is more）
副教授：我当然知道这句话，可是这句话和你一点关系也没有，你知道吗？帮帮忙呢，你多少画一点，不要在那里少就是多了（Come on，more or less draw something，not less is more……）
副教授：你讲讲，这条轴线是怎么出来的。
我：加的。
副教授：几何关系在哪里，怎么加的，不能没有道理说加就加啊。
我：那也不是每件事情都要有道理的啊。
副教授：看得出来，你不也读到现在了吗。
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