为什么原来说 7 nm 是半导体工艺的极限，但现在又被突破了？
下面我将详细解释为什么当初会认为 7nm 是极限，以及后来是如何被突破的：
一、 为什么当初认为 7nm 是极限？
在半导体领域，“纳米”节点名称并非直接指代晶体管的某个物理尺寸，而是一个营销术语，它大致代表了晶体管中栅极的长度或者半间距等关键参数。然而，这个数字背后隐藏着一系列严峻的技术挑战：
1. 量子隧穿效应 (Quantum Tunneling Effect):
概念： 当晶体管的尺寸越来越小，特别是栅极长度和沟道长度缩小到一定程度时，电子就有可能“穿过”本应阻挡它们的栅介质层（通常是二氧化硅）。
影响： 这会导致漏电流显著增加，即使晶体管应该处于关闭状态，仍然有电流通过。这会大大增加功耗，降低芯片的效率，甚至导致器件失灵。
7nm的挑战： 在 7nm 工艺节点下，栅介质层的厚度已经非常薄，量子隧穿效应变得非常显著，成为一个巨大的限制。
2. 短沟道效应 (ShortChannel Effects):
概念： 随着沟道长度的缩短，栅极对沟道的控制能力会减弱，而源极和漏极的电场对沟道的影响会增强。
表现：
阈值电压漂移 (Threshold Voltage Rolloff): 栅极控制能力的减弱导致驱动电流所需的电压（阈值电压）随着沟道长度的减小而降低。
次阈值斜率变差 (Subthreshold Slope Degradation): 晶体管从关闭状态切换到开启状态所需的电压变化变大，导致开关速度变慢，功耗增加。
漏感应击穿 (DrainInduced Barrier Lowering, DIBL): 漏极电压的升高会降低源极到沟道的势垒，使得电子更容易进入沟道，即使栅极电压很低。
7nm的挑战： 在 7nm 节点，这些短沟道效应已经非常严重，极大地影响了晶体管的性能和功耗特性。
3. 制造精度和对准精度 (Manufacturing Precision and Alignment):
概念： 制造更小的晶体管需要更精密的掩模版、更强大的光刻机以及更精确的对准技术。
挑战：
衍射限制 (Diffraction Limit): 光刻技术是制造芯片的核心。使用紫外光（如深紫外光 DUV）进行光刻时，光的衍射会限制能刻蚀出的最小特征尺寸。
掩模版制造难度： 制造用于光刻的掩模版需要极高的精度，更小的特征尺寸意味着掩模版上需要更精密的图案。
对准精度： 芯片制造需要多层掩模版叠加，每一层的对准精度都至关重要。当特征尺寸缩小到纳米级别时，微小的对准误差都会导致器件失效。
7nm的挑战： 达到 7nm 的精度已经非常困难，需要极其先进的光刻技术（如浸没式光刻）和复杂的工艺流程。
4. 功耗问题 (Power Consumption):
概念： 晶体管尺寸越小，单个晶体管的开关功耗越低。然而，整体芯片上的晶体管数量急剧增加，并且漏电流的增加也会导致静态功耗（即使晶体管不工作也消耗的能量）显著上升。
挑战： 即使单个晶体管的功耗降低，但如果漏电流和开关速度的限制未能有效解决，整体芯片的功耗会迅速增加，限制了芯片的集成密度和性能。
二、 7nm 是如何被突破的？
当初认为 7nm 是极限，是基于对当时主流技术和物理效应的理解。但随着时间的推移，半导体行业通过以下关键技术和创新，成功突破了这些瓶颈：
1. 高 K 值金属栅 (Highk Metal Gate, HKMG) 技术:
原理： 将传统的栅介质材料（如二氧化硅）替换为具有更高介电常数（k值）的材料（如氧化铪 HfO2），并结合金属栅极。
作用：
增加栅介质厚度： 在保持相同电容值的情况下，可以使用更厚的栅介质层。这显著减少了量子隧穿效应，降低了漏电流。
改善栅极控制： 金属栅极比多晶硅栅极具有更好的电场屏蔽能力，能更好地控制沟道，缓解短沟道效应。
2. 应变硅 (Strained Silicon) 技术:
原理： 通过在硅晶格中引入张力或压缩力，改变硅原子的排列间距，从而改变硅的电子迁移率。
作用：
提高载流子迁移率： 张力可以使硅中的电子和空穴更容易移动，提高晶体管的开关速度和驱动电流。
缓解短沟道效应： 提高迁移率可以在一定程度上抵消短沟道效应带来的性能下降。
3. FinFET (鳍式场效应晶体管) 架构:
原理： 这是突破 7nm 甚至更小节点的最关键技术之一。传统的晶体管是平面结构的（Planar FET），而 FinFET 将沟道设计成三维的“鳍”状结构，栅极则环绕在鳍的三个侧面。
作用：
增强栅极控制能力： 栅极可以从三个方向同时控制沟道，大大增强了栅极对沟道的控制力。这有效地缓解了短沟道效应，特别是阈值电压漂移和次阈值斜率问题。
降低漏电流： 由于栅极控制更强，晶体管更容易被关闭，漏电流得到有效控制。
提高电流驱动能力： 三维结构增加了沟道的载流子数量，提升了电流驱动能力。
发展： 随着工艺的进步，FinFET 也经历了从单鳍到双鳍、多鳍的演进，以进一步提升性能。
4. 浸没式光刻 (Immersion Lithography) 和多重图案化 (MultiPatterning):
浸没式光刻： 在光刻过程中，在镜头和硅片之间加入高折射率的液体（通常是纯水），可以等效地缩短曝光光的波长，从而提高光刻机的分辨率。
多重图案化： 当单个光刻步骤无法实现所需的最小特征尺寸时，通过多次光刻和蚀刻步骤来叠加图案，逐渐构建出所需的精细结构。例如，双重图案化（Double Patterning）、四重图案化（Quadruple Patterning）等。
作用： 这些技术极大地突破了传统光刻机的衍射限制，使得制造 7nm 及以下尺寸的特征成为可能。
5. 先进材料和化学制程：
新材料： 研发和应用更高性能的栅介质材料、高迁移率沟道材料（如应变硅、SiGe 硅锗合金）等。
精密蚀刻： 开发更精确、更具选择性的蚀刻技术，以在三维结构上实现精确的图形转移。
化学机械抛光 (CMP)： 保证晶圆表面平整度，为后续精细加工提供基础。
6. 极端紫外光刻 (Extreme Ultraviolet Lithography, EUV) 的发展：
原理： EUV 光刻使用波长仅为 13.5 nm 的紫外光进行曝光。这种极短的波长大大克服了传统光刻的衍射限制，理论上可以实现更小的特征尺寸。
作用： 虽然 EUV 在 7nm 节点还未大规模普及，但它为 5nm、3nm 及更小节点的制造奠定了基础。它简化了部分多重图案化工艺，提高了效率。
三、 为什么“极限”这个词会不断被刷新？
半导体工艺的进步并非一成不变，而是螺旋上升的过程：
定义的变化： “纳米”节点的定义本身是在不断发展的，它更多地反映了当时的先进技术水平，而不是一个绝对的物理极限。
技术协同作用： 单一技术的突破不足以推动整个工艺节点的前进，而是多种技术的协同创新，例如 FinFET 架构与 HKMG 的结合，以及光刻技术的进步与新材料的应用。
迭代优化： 即使某个技术在理论上遇到了瓶颈，工程师们也会通过不断地实验和优化来改进工艺参数、设备性能，从而推迟瓶颈的到来或找到绕过瓶颈的途径。
新的物理现象的利用： 随着尺寸的进一步缩小，一些之前被认为是问题的物理效应（如量子效应），在特定设计下也可能被转化为优势，例如用于新的晶体管结构或器件类型。
总结
当初认为 7nm 是极限，是基于当时对量子隧穿、短沟道效应、制造精度和功耗的普遍认知。然而，FinFET 架构的革命性出现，大大增强了栅极的控制能力，有效地缓解了短沟道效应和漏电流问题。同时，高 K 值金属栅技术进一步减小了量子隧穿效应。在制造层面，浸没式光刻和多重图案化技术的进步使得更精密的图形制造成为可能。
这些技术的综合运用，让原本被视为极限的 7nm 工艺得以实现，并为后续 5nm、3nm 甚至更先进的工艺节点的开发铺平了道路。可以说，半导体工艺的“极限”更像是一个不断被挑战和超越的动态概念，驱动着整个行业的创新和进步。
网友意见
10年前我们觉得65nm工艺是极限，因为到了65nm节点二氧化硅绝缘层漏电已经不可容忍。所以工业界搞出了HKMG，用high-k介质取代了二氧化硅，传统的多晶硅-二氧化硅-单晶硅结构变成了金属-highK-单晶硅结构。
5年前我们觉得22nm工艺是极限，因为到了22nm沟道关断漏电已经不可容忍。所以工业界搞出了finfet和FD-SOI，前者用立体结构取代平面器件来加强栅极的控制能力，后者用氧化埋层来减小漏电。
现在我们觉得7nm工艺是极限，因为到了7nm节点即使是finfet也不足以在保证性能的同时抑制漏电。所以工业界用砷化铟镓取代了单晶硅沟道来提高器件性能。
当我们说工艺到了极限的时候，我们其实是在说在现有的结构、材料和设备下到了极限。然而每次遇到瓶颈的时候，工业界都会引入新的材料或结构来克服传统工艺的局限性。
当然这里面的代价也是惊人的，每一代工艺的复杂性和成本都在上升，现在还能够支持最先进工艺制造的厂商已经只剩下三家半了。
我还是写一下吧……
三家半指Intel、台积电、三星和GlobalFoundries。Global Foundries 10nm至少要落后两年，所以算半家。
AMD 在2009年拆分了制造部门，成立了Global Foundries。IBM 在2014年将整个半导体部门卖（应该说是送……）给了Global Foundries。所以现在AMD 和IBM 都没有制造部门了。
Global Foundries宣布搁置7nm研发，把它这半家也划掉吧……
1) 根据ITRS的报告，至2030年，半导体工艺节点将达到2/1.5nm(采用Vertical Gate-All-Around和Monolithic 3D技术)，从数字上看大大超越现在的7nm技术，但需要说明一下工艺节点名称的意义，半导体工业界对逻辑产品（MPU/ASIC）工艺节点（technology node)的命名在相当长一段时间内用的是contacted metal line的half pitch，即带有接触孔的金属线的边到边距离的一半，可视为金属线宽，MOS元件的栅长度会更小。近几年随着新型器件的步入市场，这个定义也发生了变化，以14/16nm FINFET工艺为例，其contacted metal line的half pitch为28nm，而非标称的14/16nm，所以从FINFET工艺起，节点名称只具有象征意义，ASML针对node name和实际process的差异给出了一个估算公式: Standard Node=0.14*(CPHP*MMHP)^0.67。[1][2][3]
2) 再说说工艺极限这个话题的历史，早在1972年，CalTech的B. Hoeneisen和C. A. Mead(著名的Carver Mead)就撰文预测过半导体工艺的极限，提出MOSFET的栅极长度不能小于20nm，栅介质厚度不能薄于5nm，否则源、漏极将发生严重穿通导致漏电，栅极介质发生隧道效应导致漏电，使得电路和芯片失效。 [4]
3) 事实的确如此吗？
以Intel 65nm节点为例，其栅极介质（SiO2）厚度仅为1.2nm。而目前的14nm/16nm节点，其栅极长度仅为24nm，预计从10nm节点开始，栅极长度将低于20nm。这并非打脸（大牛的脸也不敢乱打），只是在技术不断发展中人们找到了新的方法来突破原先预测的极限。 [2][5]
4）如何做到的？
对短沟道效应，提高沟道杂质浓度、使用超浅结或抬升结可有效避免之，但这有可能提高MOSFET的阈值电压、降低漏极击穿能力。虽然可通过减薄栅极介质厚度的方法降低阈值电压，但同时又带来2）中所述的栅极漏电的问题。于是，从45nm节点开始便进入high-k时代，即采用高介电常数的栅极介质同时增加其厚度，则可获得低阈值电压、低沟道漏电、低栅极漏电的良好折中（同时使用90nm节点引入的应变硅技术）。[5][6]
5）14nm有什么新特点？
实际上从22nm节点开始便已进入元件结构的3D时代（Intel， Tri-Gate），比之前述的65nm、45nm节点，此时的元件具有更佳的开关特性、更大的驱动电流、更小的漏电流、更低的功耗。而14nm节点使得同样性能的芯片面积减小几乎近一半。 [7][8]
6）还能不能进一步缩小？
换句话说，摩尔定律还能持续多久？如同解决1972年预测的极限，当前也有若干方案在同步进行，如GAA(Gate-All-Around)、3D堆栈、化合物半导体材料及元件、2D半导体材料及元件等等。根据ITRS 2015的报告，预计在2030年之前，摩尔定律的步伐依然稳定。 [1]
7）还有新的困难吗？ 有。虽然目前有多种备选方案（More Moore/Beyond CMOS），但工业化不是做几颗样品，而是需要稳定良率的大量生产，且需要控制生产成本，所以未来何去何从，仍需要广大科学家、工程师和从业者的不断努力。[1]
让我们踩着巨人的肩膀继续前行吧。
[1] ITRS 2015 Executive Report
http://www. semiconductors.org/main /2015_international_technology_roadmap_for_semiconductors_itrs/[2] ITRS 2011 Executive Summary
[3] Technology and Cost Trends at Advanced Nodes
[4] Fundamental limitations in microelectronics - I. MOS technology
http://www. sciencedirect.com/scien ce/article/pii/0038110172901037[5] The Roadmap to Success: ITRS 2013 Update
[6] Gate Dielectric Scaling - Integrating Alternative High k Gate Dielectrics
http:// people.eecs.berkeley.edu /~tking/high.html[7] Intel’s Revolutionary 22 nm Transistor Technology
http:// download.intel.com/news room/kits/22nm/pdfs/22nm-details_presentation.pdf[8] 14nm Process Technology: Opening New Horizons
http://www. intel.com/content/dam/w ww/public/us/en/documents/pdf/foundry/mark-bohr-2014-idf-presentation.pdf类似的话题
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这个问题非常有意思，也涉及到半导体制造领域不断突破的创新和复杂性。简单来说，当初认为 7nm 是极限，是因为基于当时的技术水平和物理规律的理解，认为在那个尺寸下，晶体管的性能和功耗会达到一个难以跨越的瓶颈。然而，随着科技的进步，工程师们找到了一系列巧妙的方法，不仅突破了这些瓶颈，甚至继续向更小的节点............. -
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