为什么英特尔和 AMD 的 CPU 缓存只有三级，而不做四级或者更多？
这个问题问得挺好，也触及了CPU设计的一个核心权衡点。说起来，CPU缓存的设计并非越多越好，它背后是一系列非常复杂的取舍。英特尔和AMD之所以普遍采用三级缓存（L1, L2, L3），而不是四级甚至更多，主要是出于以下几个关键因素的考虑：
1. 性能与延迟的平衡：
缓存层级越多，访问延迟越高。 这是一个基本物理定律。每一级缓存都需要通过物理线路连接，数据在这些线路上传输需要时间。更何况，每一级缓存都有其自己的控制逻辑、查找机制，这些都会增加额外的处理时间。
L1 缓存： 速度最快，最靠近核心，容量最小。专门用来存放当前CPU最急需的数据和指令。它的目标是“毫秒级”访问，或者说，能够跟上核心的执行速度。
L2 缓存： 比 L1 慢一些，但比 L3 快，容量也比 L1 大。用来存储 L1 中未命中但很可能再次用到的数据。
L3 缓存： 容量最大，速度最慢的缓存，通常是所有核心共享的。它的作用是缓存大量可能需要的数据，并且在不同核心之间共享数据时充当一个“沟通”的枢纽。
如果增加 L4 缓存： 理论上，L4 缓存可以存储更多的数据，进一步减少访问主内存的次数。但是，L4 缓存到 L3 缓存之间又会增加一层延迟。而且，一旦引入 L4，为了让 L4 真正能发挥作用，它可能需要比 L3 更大的容量，这又会带来物理尺寸和功耗的挑战。
缓存命中率的边际效益递减。 现代CPU设计已经非常精妙，三级缓存的体系结构能够捕获到绝大多数的局部性（Spatial Locality 和 Temporal Locality），也就是程序运行中经常访问相同的数据或者附近的数据。增加第四级缓存，虽然理论上能再拦截一部分访问主内存的需求，但其带来的命中率提升可能不足以抵消增加的延迟和成本。就好比你已经有了三个筛子，再加一个筛子，能过滤出来的沙子可能非常少了，但筛子的成本却增加了。
2. 成本与制造成本：
SRAM（静态随机存取存储器）成本高昂。 缓存的实现通常依赖于SRAM，这种存储器速度快但密度低，也就是相同的存储容量需要占用更多的晶体管和物理空间。
缓存容量越大，芯片面积越大，制造成本越高。 每增加一级缓存，尤其是像 L3 这样容量较大的缓存，都需要占用大量的硅片面积。CPU芯片的面积是影响良品率和成本的关键因素之一。增加一级缓存，意味着要设计和制造一个更大、更复杂的芯片，这会显著增加研发和生产的成本。
制程工艺的限制。 即便技术允许，增加更多缓存也可能因为制程节点的限制而变得不切实际。更高的缓存容量可能需要特定的制程技术来支持，或者在现有制程下，会导致更多的漏电或功耗问题。
3. 功耗与发热：
缓存是主要的功耗大户之一。 无论是读取数据还是保持数据，缓存单元都需要消耗能量。缓存容量越大，工作频率越高，功耗也就越大。
多级缓存意味着更多的晶体管和更复杂的控制逻辑，这会直接导致更高的功耗和发热。 想象一下，四级缓存意味着你需要更多的电信号在芯片内部传递，更多的芯片区域需要工作，自然也就消耗更多的电能，产生更多的热量。
热量是限制CPU性能的重要因素。 过高的温度会导致CPU降频（Thermal Throttling），反而会降低性能。因此，在设计CPU时，功耗和散热是必须被严格考虑的。
4. 设计复杂度与验证难度：
缓存一致性协议（Cache Coherency Protocols）的复杂性。 在多核CPU中，为了保证不同核心访问同一份数据时数据的一致性，需要一套复杂的缓存一致性协议（如MESI、MOESI等）。随着缓存层级的增加，维护缓存一致性的协议会变得极其复杂，调试和验证的难度也会呈指数级增长。
分支预测、指令预取等优化技术的集成。 除了缓存本身，CPU还有很多其他的优化技术。这些技术与缓存协同工作，共同提升性能。增加缓存层级可能会打乱原有的优化平衡，需要重新设计和调整这些技术，增加了设计的复杂度。
为什么说三级缓存是“黄金分割点”？
经过多年的发展和优化，现有的三级缓存架构在“性能”、“成本”、“功耗”和“设计复杂度”之间找到了一个相对最优的平衡点。它能够有效地缓解主内存的访问瓶颈，同时又不会带来过高的延迟、成本和功耗。
举个例子：
你可以把CPU核心想象成一个勤劳的工人，L1缓存是工人手边的工具箱，L2缓存是放在工人旁边的工具柜，L3缓存是放在车间另一头的工具间，而主内存（RAM）则是仓库在另一个城市的某个地方。
工人最常用的工具肯定放在手边（L1）。
经常要用的工具会放在旁边的工具柜（L2）。
不太常用但可能需要的东西，或者车间里其他工人也可能需要的工具，会放在车间里的工具间（L3）。
仓库里的东西则需要派车去拉（主内存）。
如果再增加一个“车间附近的小仓库”（L4），确实能再减少去大仓库的次数，但每次去小仓库都要走一段路，这个路程本身就有时间损耗。如果小仓库里的东西不经常用，那增加它的意义就不大，反而增加了管理和维护的麻烦。
未来的可能性：
当然，这并不意味着未来不会出现四级甚至更多级缓存的CPU。随着制程技术的进步，SRAM的密度可能会进一步提高，功耗和发热问题也可能得到更好的解决。未来，我们可能会看到一些专门为特定应用设计的CPU，可能会采用不同于主流的三级缓存结构。例如，在一些嵌入式系统或者对能效比要求极高的场景下，可能会有更精简或更特殊的缓存设计。
总而言之，现阶段三级缓存是英特尔和AMD在复杂权衡下做出的最佳选择，它在性能提升、成本控制、功耗管理和设计可行性之间实现了平衡。
1. 性能与延迟的平衡：
缓存层级越多，访问延迟越高。 这是一个基本物理定律。每一级缓存都需要通过物理线路连接，数据在这些线路上传输需要时间。更何况，每一级缓存都有其自己的控制逻辑、查找机制，这些都会增加额外的处理时间。
L1 缓存： 速度最快，最靠近核心，容量最小。专门用来存放当前CPU最急需的数据和指令。它的目标是“毫秒级”访问，或者说，能够跟上核心的执行速度。
L2 缓存： 比 L1 慢一些，但比 L3 快，容量也比 L1 大。用来存储 L1 中未命中但很可能再次用到的数据。
L3 缓存： 容量最大，速度最慢的缓存，通常是所有核心共享的。它的作用是缓存大量可能需要的数据，并且在不同核心之间共享数据时充当一个“沟通”的枢纽。
如果增加 L4 缓存： 理论上，L4 缓存可以存储更多的数据，进一步减少访问主内存的次数。但是，L4 缓存到 L3 缓存之间又会增加一层延迟。而且，一旦引入 L4，为了让 L4 真正能发挥作用，它可能需要比 L3 更大的容量，这又会带来物理尺寸和功耗的挑战。
缓存命中率的边际效益递减。 现代CPU设计已经非常精妙，三级缓存的体系结构能够捕获到绝大多数的局部性（Spatial Locality 和 Temporal Locality），也就是程序运行中经常访问相同的数据或者附近的数据。增加第四级缓存，虽然理论上能再拦截一部分访问主内存的需求，但其带来的命中率提升可能不足以抵消增加的延迟和成本。就好比你已经有了三个筛子，再加一个筛子，能过滤出来的沙子可能非常少了，但筛子的成本却增加了。
2. 成本与制造成本：
SRAM（静态随机存取存储器）成本高昂。 缓存的实现通常依赖于SRAM，这种存储器速度快但密度低，也就是相同的存储容量需要占用更多的晶体管和物理空间。
缓存容量越大，芯片面积越大，制造成本越高。 每增加一级缓存，尤其是像 L3 这样容量较大的缓存，都需要占用大量的硅片面积。CPU芯片的面积是影响良品率和成本的关键因素之一。增加一级缓存，意味着要设计和制造一个更大、更复杂的芯片，这会显著增加研发和生产的成本。
制程工艺的限制。 即便技术允许，增加更多缓存也可能因为制程节点的限制而变得不切实际。更高的缓存容量可能需要特定的制程技术来支持，或者在现有制程下，会导致更多的漏电或功耗问题。
3. 功耗与发热：
缓存是主要的功耗大户之一。 无论是读取数据还是保持数据，缓存单元都需要消耗能量。缓存容量越大，工作频率越高，功耗也就越大。
多级缓存意味着更多的晶体管和更复杂的控制逻辑，这会直接导致更高的功耗和发热。 想象一下，四级缓存意味着你需要更多的电信号在芯片内部传递，更多的芯片区域需要工作，自然也就消耗更多的电能，产生更多的热量。
热量是限制CPU性能的重要因素。 过高的温度会导致CPU降频（Thermal Throttling），反而会降低性能。因此，在设计CPU时，功耗和散热是必须被严格考虑的。
4. 设计复杂度与验证难度：
缓存一致性协议（Cache Coherency Protocols）的复杂性。 在多核CPU中，为了保证不同核心访问同一份数据时数据的一致性，需要一套复杂的缓存一致性协议（如MESI、MOESI等）。随着缓存层级的增加，维护缓存一致性的协议会变得极其复杂，调试和验证的难度也会呈指数级增长。
分支预测、指令预取等优化技术的集成。 除了缓存本身，CPU还有很多其他的优化技术。这些技术与缓存协同工作，共同提升性能。增加缓存层级可能会打乱原有的优化平衡，需要重新设计和调整这些技术，增加了设计的复杂度。
为什么说三级缓存是“黄金分割点”？
经过多年的发展和优化，现有的三级缓存架构在“性能”、“成本”、“功耗”和“设计复杂度”之间找到了一个相对最优的平衡点。它能够有效地缓解主内存的访问瓶颈，同时又不会带来过高的延迟、成本和功耗。
举个例子：
你可以把CPU核心想象成一个勤劳的工人，L1缓存是工人手边的工具箱，L2缓存是放在工人旁边的工具柜，L3缓存是放在车间另一头的工具间，而主内存（RAM）则是仓库在另一个城市的某个地方。
工人最常用的工具肯定放在手边（L1）。
经常要用的工具会放在旁边的工具柜（L2）。
不太常用但可能需要的东西，或者车间里其他工人也可能需要的工具，会放在车间里的工具间（L3）。
仓库里的东西则需要派车去拉（主内存）。
如果再增加一个“车间附近的小仓库”（L4），确实能再减少去大仓库的次数，但每次去小仓库都要走一段路，这个路程本身就有时间损耗。如果小仓库里的东西不经常用，那增加它的意义就不大，反而增加了管理和维护的麻烦。
未来的可能性：
当然，这并不意味着未来不会出现四级甚至更多级缓存的CPU。随着制程技术的进步，SRAM的密度可能会进一步提高，功耗和发热问题也可能得到更好的解决。未来，我们可能会看到一些专门为特定应用设计的CPU，可能会采用不同于主流的三级缓存结构。例如，在一些嵌入式系统或者对能效比要求极高的场景下，可能会有更精简或更特殊的缓存设计。
总而言之，现阶段三级缓存是英特尔和AMD在复杂权衡下做出的最佳选择，它在性能提升、成本控制、功耗管理和设计可行性之间实现了平衡。
网友意见
谢邀。实际上问题并不成立，因为已经有L4了，它有两种形式：
eDRAM
- Haswell/Broadwell:在Iris系列中，一块高速DRAM被放入Package中，叫做eDRAM。
它在平时可以做显存。也可以被设定为L4缓存：
Optane DIMM
Intel 2018年将要推出内存条形式的Optane:3D XPoint
因为Optane内存是NvRAM（非易失）的内存，且容量很大，普通的内存条在这时当作他的cache，类似L4 cache，不过不保证通常意义上的“Cache一致性”。
引申
从广义的角度上看，Cache是快设备为了缓解访问慢设备延时的预留的Buffer，从而可以在掩盖访问延时的同时，尽可能地提高数据传输率。 快和慢是一个相对概念，与微架构(Microarchitecture)中的 L1/L2/L3 Cache相比， DDR内存是一个慢速设备；在磁盘 I/O 系统中，DDR却是快速设备，在磁盘 I/O 系统中，仍在使用DDR内存作为磁介质的Cache。在一个微架构中，除了有L1/L2/L3 Cache之外，用于虚实地址转换的各级TLB， MOB( Memory Ordering Buffers)、在指令流水线中的ROB，Register File和BTB等等也是一种Cache。
就算是狭义 Cache，是CPU流水线和主存储器的 L1/L2/L3 Cache，它的演进也是渐进的：
- PC-AT/XT和286时代：没有Cache，CPU和内存都很慢，CPU直接访问内存。
- 386时代：CPU速度开始和内存速度不匹配了。为了能够加速内存访问，芯片组增加了对快速内存的支持，这也是在电脑上第一次出现Cache（尽管IBM 360 model系统上已经出现很久了），也是L1（一级Cache）的雏形。这个Cache是可选的，低端主板并没有它，从而性能受到很大影响。而高级主板则带有64KB，甚至高端大气上档次的128KB Cache，在当时也是可以笑傲江湖了。当时的Cache都是Write-Through，即Cache内容的更新都会立刻写回内存中。
- 486时代：Intel在CPU里面加入了8KB的L1 Cache，当时也叫做内部Cache。它在当时是Unified Cache，就是不分代码和数据，都存在一起。原先在386上面的Cache，变成了L2，也被叫做外部Cache。大小从128KB到256KB不等。这时增加了Write-back的Cache属性，即Cache内容更改后不立刻更新内存，而是在Cache miss的时候再更新，避免了不必要的更新。
- 586/Pentium-1时代：L1 Cache被一分为二，分为Code和data，各自8KB。这是因为code和data的更新策略并不相同，而且因为CISC的变长指令，code cache要做特殊优化。与此同时L2还被放在主板上。后期Intel推出了Pentium Pro ('80686')，L2被放入到CPU的Package上：
- 奔腾2/3：变化不大，L2还在CPU Die外面，只是容量大了不少。
- 奔腾4/奔腾D：L2被放入到了Die里面。这就和现在的L1和L2很相像了，问题来了，多内核呢？第一代奔腾D双核中，L1和L2被两个Die各自占据。Netburst的Pentium 4 Extreme Edition高端版甚至加入L3。但在后期与HT一起随着Netburst架构被放弃。
- Core/Core2：巨大的变化发生在L2，L2变成多核共享模式：
- 现在：L3被加入到CPU Die中，它在逻辑上是共享模式。而L2则被每个Core单独占据。这时L2也常被指做MLC（Middle Level Cache），而L3也被叫做LLC（Last Level Cache）：
结论
细心的读者也许会发现，Cache演变总的来说级数在增加，新加入的层级在位置上总是出现在外层，逐渐向内部靠近。回到我前面的两个L4的例子来看，L4都不在CPU的Die里，未来也许会增加到Die内，CPU还在演进之中，未来还是未知之数。
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